【System Verilog and UVM基础入门8】factory机制

factory机制

UVM factory is a mechanism to improve flexibility and scalability of the testbench by allowing the user to substitute anexisting class object by any of its inherited child class objects.


For this purpose, the factory needs to know all the types of classes created within the testbench by a process called asregistration.There are UVM macros that allow classes to be registered with the factory, and methods that allow certain typesand instances of class objects to be overridden by its derived types.
 

Factory Override Methods 

factory机制-重载(一) 这里写自定义目录标题1.SystemVerilog对重载的支持2.对约束的重载3.factory 机制式的重载4.重载的方式和种类5.factory机制的调试 1.SystemVerilog对重载的支持 SystemVerilog是一种面向对象的语言。面向对象语言都有一大特征:重载。当在父类中定义一个函数/任务时,如果将其设置为virtual类型,那么就可以在子类中重载这个函数或任务。 重载的最大优势是使得一个子类的指针以父类的类型传递时,其表现的行为依然是子类的行为。 2.对约束的重载 在测试一个DUT时 阅读详情

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