【AMD Xilinx】ZUBoard（2）：通过AXI GPIO控制PL端的管脚输出-CSDN博客

本文详细介绍了使用AMDXilinxZUBoard上的AXIGPIO控制PL端GPIO输出，包括Vivado工程设置、ARM代码编写、I/O规划和时序约束，展示了如何通过ARM裸机程序驱动FPGA的RGBLED灯

【AMD Xilinx】ZUBoard（2）：通过AXI GPIO控制PL端的管脚输出

一、基本功能和流程
二、Vivado工程
三、ARM代码

一、基本功能和流程

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【AMD Xilinx】Avnet高性价比MPSoC评估板-ZUBoard（1）：基本资料和开发流程

这篇讲解如何实现一个PL+PS结合的工程。虽然只是一个很简单的例子，但是涉及到arm裸机程序编写、调试、fpga开发、ip核配置、管脚分配、时序约束。能独立走完这个流程，就算是对MPSoC入门了。

要实现的功能大致如下：

ARM程序通过AXI总线给PL发送数据
AXI GPIO控制对应IO输出高低电平
6个IO连接到两颗RGB三色LED，每3个IO一组，控制LED的R、G、B三种颜色的开关

二、Vivado工程

1. 总体框图

这个工程基于上一章介绍的zub1cg_sbc_base工程，整体框图如下。图片太大，分辨率问题看不太清，这里仅供参考。实际操作请打开Vivado查看。这次的例程我们只需要关注axi-gpio部分

在这里插入图片描述

2. AXI GPIO相关部分

在这里插入图片描述

3. 配置AXI GPIO

双击打开配置，设置为output，3根io输出则位宽设置为3位，初始值低电平，灯不亮。
注意下面有个GPIO2，后面在编程时会用到channel值，指的就是选择GPIO还是GPIO2
在这里插入图片描述

如果对于一个新ip如果不熟悉它的用法，点左上角的Documentation -> Product Guide就可以跳转到对应的文档
在这里插入图片描述

4. 绑定管脚

4.1 根据原理图查找对应管脚

4.1.1 LED0

根据原理图，D4对应的3个控制管脚分别是A7(Red) 、B6(Green)、 B5(Blue)
在这里插入图片描述

在这里插入图片描述

4.1.2 LED1

根据原理图，D5对应的3个控制管脚分别是B4(Red) 、A2(Green)、 F4(Blue)
在这里插入图片描述

4.2 I/O Planning

在Layout-> I/O Planning

在这里插入图片描述

5. XDC

set_property IOSTANDARD LVCMOS18 [get_ports {
   
   rgb_led*}]

set_property PACKAGE_PIN A7 [get_ports {
   
   rgb_led_0_tri_o[0]}]; # HD_GPIO_RGB1_R 
set_property PACKAGE_PIN B6 [get_ports {
   
   rgb_led_0_tri_o[1]}]; # HD_GPIO_RGB1_G 
set_property PACKAGE_PIN B5 [get_ports {
   
   rgb_led_0_tri_o[2]}]; # HD_GPIO_RGB1_B 

set_property PACKAGE_PIN B4