算力、存力、硬件复杂度的关系

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于 2026-08-05 23:59:14 首次发布

做芯片就是在算力墙、存墙、复杂度墙三个约束下，取舍固定成本、功率、面积。
想省成本 → 存墙和复杂度墙低换取算力墙高。
想性能高 → 三墙一起高，拿钱砸、拿功耗换、拿散热填。
想功耗低/能效比高 → 复杂度交给软件

硬件复杂度：表示芯片电路整体有多复杂，是芯片物理算法逻辑的总和。
组成：计算单元、存储单元、控制逻辑、互联、缓存一致性、接口、安全、电源管理。
增加计算单元，会拉高算力+硬件复杂度；
增加缓存、NoC、内存控制器，会拉高存力+硬件复杂度；
更复杂控制逻辑只涨硬件复杂度，峰值算力和存力不变，但能改善实际有效性能；

存力分为：存储容量、存储带宽、访问延迟、存储层级结构、能效。

算力与存力几乎互不包含。算力与存力是耦合约束——存力不足时，实际有效算力会被存力卡住（这是经典存储墙）；但峰值算力由计算单元决定，存力再差也变不出算力。存力不会产生算力，但存力决定能把百分之多少的峰值算力转化为实际有效算力(Roofline 模型)。
有几种情况：

这就引出了芯片设计第一原则：市场定义技术栈——看清芯片卖给谁，由产品的价值推出三墙优先级。

芯片设计师面对三堵墙，是在特定约束下做帕累托最优取舍，通常先定产品形态，由产品的价值推出三墙优先级：

硬实时、低功耗 → 以存换复杂（精简 SRAM，不搞花哨流水线）
数据中心训练 → 以复杂同时换算力和存力，只要能跑，工程复杂度不计代价
消费级 → 成本、功耗、面积三墙之间算总账，多一块单元多一笔钱，任何超过规格承诺的东西都叫“浪费”约束通常来自：成本、功耗、面积、研发周期、软件生态。
约束通常来自：成本、功耗、面积、研发周期、软件生态。

场景	核心瓶颈	取舍策略
AI 推理加速（数据中心）	存墙主导	怼 HBM、近存计算，容忍一定硬件复杂度
边缘 AI（IoT/可穿戴）	面积/功耗墙	极致裁剪算力，小 SRAM + 流水线，复杂度压到最低
高性能计算 GPU	三墙并发	三者全上：大算力 + 超大带宽 + 复杂调度；代价是面积、功耗、成本爆炸
手机 AP SoC	IP 集成复杂度	模块化异构（CPU、GPU、NPU、ISP 拼装）；存墙靠缓存层级缓解；单模块算力不强，但全系统活好够用
网络交换芯片	存力吞吐为绝对核心	几乎没有通用算力单元，硬件复杂度集中在包处理流水线和缓存管理

算力墙 不是单纯堆 ALU 就能破——功率密度让芯片发热到物理极限（暗硅效应）。
设计师的策略：不等所有工人同时开工，而是搞“轮流上岗”（DVFS、时钟门控、电源域），让实际热功率安全，同时提升有效算力。
存墙的解法从来不是容量与带宽二选一，而是靠多层次存储（寄存器→L1→L2→HBM→DDR）让数据尽量靠近计算单元。代价是缓存一致性和预取逻辑（复杂度）。
复杂度墙 的核心不是设计难，是验证难：晶体管越多，状态空间指数爆炸。现在大芯片 Tape-out 前，验证工作量超过设计本身。工程上的取舍：大量复用验证过的成熟 IP、模块化设计、减少跨时钟域。

专用 ASIC：算力优先，复杂度换存墙
通用 CPU：预算优先给复杂度，用血本对冲存墙
GPU / AI 训练卡：三墙顶格，烧钱也烧功耗

① 专用 ASIC：算力优先，放弃部分复杂度换存墙

推理芯片（如谷歌 TPU v1）：

脉动阵列获得极高算力/面积比，通过数据复用降低访存次数，放弃通用缓存一致性，用大 SPM（便签存储器）由编译器显式管理数据搬运，这是缓解存墙的做法（让数据搬运更可控）
编译器显式SPM是把存墙从硬件模糊地带精确化到软件可控，硬件复杂度极低，但存墙压力摊给编译器团队，把存墙压力精确化，让程序员/编译器明确知道什么时候数据在哪儿
牺牲软件灵活性，换能效比

② 通用 CPU：复杂度永远最优先，用血本对冲存墙

高性能 CPU：

③ GPU / AI 训练卡：三墙逼近极限，成本高+功耗高

数据中心 GPU：

芯片类型	算力	存力	硬件复杂度	特点总结
简单AI推理ASIC	高	片上SPM带宽很高；没有复杂缓存系统	低	计算阵列简单，存储是简单SRAM，没有复杂一致性、乱序逻辑。高算力、不错存力，低硬件复杂度。
通用高性能CPU	峰值浮点算力中等	缓存系统极其复杂，但片外带宽一般；单线程访存延迟优秀	极高	大量晶体管花在乱序、分支预测、缓存一致性，不是用来做计算，也不是单纯提升带宽。
主流GPU（AI显卡）	高	HBM带来巨大片外带宽；多级缓存、复杂NoC	很高	同时堆计算单元+复杂存储互联系统；三者都强。
内存控制器/交换芯片	0，几乎没有运算单元	极高，专门做数据转发	中高，复杂互联逻辑	只有存力，几乎无算力。