TMS320C6678DSP SRIO通道和频率设置

TMS320C6678主PLL与时钟控制器配置详解与实战指南 在嵌入式系统与高性能数字信号处理(DSP)开发中,时钟系统是确保芯片稳定运行与性能发挥的基石。其核心原理是通过锁相环(PLL)电路,将外部参考时钟进行倍频、分频,为处理器内核及各类外设提供精准的时序基准。这项技术的核心价值在于,它直接决定了系统的处理能力、功耗以及高速接口(如SRIO、DDR3)的通信可靠性。在实际的工程应用中,尤其是在基于多核DSP(如TI的TMS320C6678)进行通信或信号处理系统设计时,时钟配置的细微差错都可能导致系统无法启动或运行不稳定。本文将深入解析主PLL架构与PLL控制器的 阅读详情

基于很多朋友问DSP的SRIO具体通道怎样配置为1X,2X,4X,并且怎样设置相应速率的情况,本文给出几个实际配置例子,大家可以根据相应例子对照自身需求进行修改,基础例程仍旧是我之前在SRIO系列博客中提到的srio_loopback.c。

6678 参考时钟是250M时,怎样将SRIO配置为4X,3.125G

详细参数:

参考时钟:250M

相关寄存器:PRESCALAR_SRV_CLK(0x0291BD30)
描述:通过该寄存器能够设置参考时钟,通过以下CSL API设置,

// Set the LLM Port IP Prescalar Clock to the default value
CSL_SRIO_SetLLMPortIPPrescalar(hSrio, prescalar_Clock);

参数prescalar_Clock的计算方法如下,其中[]的意思是取最近的整数

prescalarClock=[refclk÷10]prescalarClock = [refclk÷10]prescalarClock=[refclk÷10]

所以此处的CSL API应该如下:

CSL_SRIO_SetLLMPortIPPrescalar(hSrio, 0x19);
预分频:223.7 - 447.4MHz

相关寄存器:Peripheral Settings Control Register (RIO_PER_SET_CNTL)(0x02900014)

由于输入时钟为250MHz,根据文档sprugw1b.pdf中的Table3-19,得出预分频设置为223.7-447.4最恰当。使用以下CSL API完成:

CSL_SRIO_SetPrescalarSelect (hSrio, 4);

! 注意:预分频对时钟影响不大,一般都可以将该参数默认设置为0

PLL倍频

相关寄存器:SerDes Macro Configuration Register (SRIO_SERDES_CFGPLL — 0x02620360)

srio波特率(Line Rate)设置遵循以下公式:
srioBaund=refClk∗MPY∗RatesrioBaund = refClk*MPY*RatesrioBaund=refClkMPYRate
其中$srioBaund 为波特率,本工程中为3.125Gbps,为波特率,本工程中为3.125Gbps,3.125G

浅谈SRIO 浅谈SRIO1. 端口概述2.传输模式协议3.软件设计4 测试情况 RapidIO技术是由FreescaleMercury公司率先提出的一种高带宽、低延时的基于包交换的开方式互联技术标准。RapidIO主要应用于嵌入式系统的高速互联,支持芯片到芯片以及板卡到板卡间的高速通讯。 RapidIO技术的主要特点: 灵活的系统结构,允许点对点传输; 带错误检测的鲁棒传输; 可扩展的频率接口宽度; 非软件密集型操作; 低开销的高带宽互联; 低引脚数、低功耗、低延迟; 支持1x/2x/4x操作;  阅读详情

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润星晓晔
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