TM4C129 EPI地址映射与非阻塞读：高效扩展MCU外部存储与外设

1. 项目概述与EPI模块核心价值

在嵌入式系统开发，尤其是基于ARM Cortex-M内核的微控制器应用中，我们常常会遇到一个核心瓶颈：片上资源（如SRAM、Flash）有限，而应用需求（如图形显示、大量数据缓存、连接多个外部传感器或存储器）却在不断增长。这时，外部总线接口（External Peripheral Interface, EPI）就成了连接MCU内部高速世界与外部广阔资源的关键桥梁。Tiva™ TM4C129DNCPDT这款微控制器所集成的EPI模块，绝非一个简单的并行IO扩展，它是一个高度可配置、支持多种协议和访问模式的高性能外部存储器控制器。

很多工程师初次接触EPI时，容易将其视为一个需要复杂时序控制的“GPIO复用”功能，配置起来往往对着数据手册里大段的寄存器描述感到头疼。实际上，一旦理解了其地址映射（Address Mapping）的核心机制，你就会发现它像是一个内置的“地址翻译官”和“交通调度员”。它把CPU发出的、针对特定地址空间的访问请求，自动翻译成符合外部设备时序要求的控制信号（如片选、读写使能、地址/数据线），从而让CPU可以像访问内部存储器一样，直接使用指针或DMA来操作外部设备。这极大地简化了软件设计，提升了系统性能。本次，我们就深入TM4C129DNCPDT的EPI模块，特别是其地址映射寄存器 EPIADDRMAP 的配置逻辑，并结合非阻塞读、FIFO、中断等高级功能，拆解如何高效、稳定地驾驭这个强大的外设。

2. EPI地址映射（EPIADDRMAP）寄存器深度解析

地址映射是整个EPI模块的基石，它定义了CPU的地址空间如何与外部物理设备关联。 EPIADDRMAP 寄存器就是这个映射关系的总控制台。

2.1 寄存器位域精讲

EPIADDRMAP 寄存器主要包含三组关键字段，分别管理三类外部地址空间：

1. 外部RAM区 (External RAM Area) :

   • ERADR (位 1:0): 外部RAM基地址选择。
     • 0x0 : 未映射（禁用）。
     • 0x1 : 映射到地址 0x6000.0000 。
     • 0x2 : 映射到地址 0x8000.0000 。
     • 0x3 : 专用于主机总线四片选模式 。在此模式下， CS0n 映射到 0x6000.0000 ， CS1n 映射到 0x8000.0000 。
   • ERSZ (位 3:2): 外部RAM区大小选择。
     • 0x0 : 256字节。
     • 0x1 : 64 KB。
     • 0x2 : 16 MB。
     • 0x3 : 256 MB。

2. 外部外设区 (External Peripheral Area) :

   • EPADR (位 5:4): 外部外设基地址选择。
     • 0x0 : 未映射。
     • 0x1 : 映射到地址 0xA000.0000 。
     • 0x2 : 映射到地址 0xC000.0000 。
     • 0x3 : 专用于主机总线四片选模式 。在此模式下， CS2n 映射到 0xA000.0000 ， CS3n 映射到 0xC000.0000 。
   • EPSZ (位 7:6): 外部外设区大小选择。其大小编码与 ERSZ 相同。

3. 外部代码区 (External Code Area) :

   • ECADR (位 9:8): 外部代码基地址选择。目前仅支持一个选项：
     • 0x0 : 未映射。
     • 0x1 : 映射到地址 0x1000.0000 。
   • ECSZ (位 11:10): 外部代码区大小选择。编码同 ERSZ 。

关键提示 ： EPSZ 和 ERSZ 字段的描述中有一则重要注释：“当在16位主机总线模式下未使用字节选择时，数据在2字节边界上访问。因此，可用地址空间是下面所示大小的两倍。” 这意味着，如果你配置EPI工作在16位数据宽度但未启用字节使能信号（例如，使用 EPI 的 AD1 - AD16 作为16位数据总线），那么每次访问的最小单位是16位（2字节）。CPU发出的8位访问（ char 类型）会被EPI模块转换为一次16位读取，然后提取高/低字节。此时，从地址空间角度看，你配置的64KB空间实际上可以存储128KB的数据，但CPU的寻址范围仍然是64K个地址（每个地址对应2字节）。在软件层面，你需要使用 uint16_t 指针来访问，或者理解编译器对 char 指针访问的隐式转换。

2.2 双片选与四片选模式下的地址映射逻辑

这是 EPIADDRMAP 配置中最灵活也最容易混淆的部分。模式的选择由 EPIHBnCFG2 寄存器中的 CSCFGEXT 和 CSCFG 位决定。

场景一：双片选模式 ( CSCFGEXT=0, CSCFG=2或3 ) 在此模式下，两个片选信号 CS0n 和 CS1n 可以灵活分配。

• 共享空间 ： EPADR 和 ERADR 只有一个非零。
  • 若仅 EPADR 非零， ECADR=0 ， ERADR=0 ： CS0n 和 CS1n 都映射到同一个外设地址空间。 CS0n 在地址范围的最高位(MSB)为0时有效， CS1n 在MSB为1时有效。这相当于将一个大空间用最高位地址线分割给了两个芯片。
  • 若仅 ERADR 非零， ECADR=0 ， EPADR=0 ：逻辑同上，但 CS0n 和 CS1n 共享同一个外部RAM空间。
• 独立空间 ： EPADR 和 ERADR 均非零，且 ECADR=0 。
  • 此时， CS0n 固定用于 EPADR 定义的外设地址范围， CS1n 固定用于 ERADR 定义的RAM地址范围。这是最清晰的用法，一个片选接外设（如FPGA或FIFO），另一个接RAM。
• 代码空间与存储/外设空间共享 ： ECADR=0x1 （使能代码空间）。
  • 若 EPADR 非零， ERADR=0 ： CS0n 用于代码空间( 0x1000.0000 )， CS1n 用于外设空间( EPADR 指定)。
  • 若 ERADR 非零， EPADR=0 ： CS0n 用于代码空间， CS1n 用于RAM空间( ERADR 指定)。

场景二：四片选模式 ( CSCFGEXT=1, CSCFG=2或3 ) 这是固定映射模式，配置最为简单，但要求同时使能外设和RAM空间。

• 强制配置 ：必须设置 EPADR=0x3 , ERADR=0x3 , ECADR=0x0 。
• 固定映射 ：
  • CS0n -> 0x6000.0000 (RAM空间)
  • CS1n -> 0x8000.0000 (RAM空间)
  • CS2n -> 0xA000.0000 (外设空间)
  • CS3n -> 0xC000.0000 (外设空间)
• 每个片选的具体工作模式（如复用/非复用地址模式）由对应的 EPIHBnCFGn 寄存器独立配置，提供了极大的灵活性。

实操心得 ：在项目规划初期，就必须根据硬件设计（用了几个片选，接的是什么设备）来确定使用双片选还是四片选模式，并据此规划好 EPIADDRMAP 的配置。一个常见的坑是，硬件上将SDRAM接在 CS0n ，NOR Flash接在 CS2n ，但软件却配置成了双片选模式，导致 CS2n 无法正确生成。务必确保硬件连接与寄存器配置的模式匹配。

3. 非阻塞读（NBR）机制详解与高效数据流设计

阻塞读（Blocking Read）是CPU直接通过地址映射空间（如 0x6000.0000 ）访问外部设备，CPU会等待整个读操作完成才能继续执行，这在读取慢速设备时会严重浪费CPU周期。EPI的非阻塞读（Non-Blocking Read, NBR）机制就是为了解决这个问题而生的，它允许CPU发起读请求后立即返回，数据由EPI模块在后台读取并存入内部的NBRFIFO，CPU或DMA稍后再从中取出。

3.1 NBR相关寄存器链式配置

实现一次NBR操作，需要协同配置一组寄存器，它们形成了一个工作链：

1. EPIRSIZEn (Read Size) : 设定每次读取事务的数据宽度（8/16/32位）。 必须 与 EPIHBnCFG 中配置的外部总线实际数据宽度一致。例如，外接16位SDRAM，此处应配置为 0x2 （半字）。如果误配为 0x1 （字节），EPI仍会执行16位读取，但只有低8位数据有效，高8位丢失，造成数据错误。

2. EPIRADDRn (Read Address) : 存放 下一次 要读取的地址。初始化时填入起始地址。当NBR启动后，每完成一次读取，此寄存器值会自动增加 EPIRSIZEn 所定义的大小。即使NBR被取消，它也指向下一个待读地址，便于软件查询进度。

3. EPIRPSTDn (Post Count) : NBR��启动开关 。向该寄存器写入一个非零值 N ，即启动NBR通道 n ，连续读取 N 个数据单元（单元大小由 EPIRSIZEn 定义）。写入 0 则取消进行中或等待中的NBR。 关键操作顺序 ：在写入新的 POSTCNT 之前， 必须 先将其清零，否则可能导致不可预测的行为。

4. EPIREADFIFO (Read FIFO) : 这是一个读敏感（Read-Sensitive）寄存器。读取它，会弹出并返回NBRFIFO顶部的数据。它有多个别名地址（ EPIREADFIFO0 - EPIREADFIFO7 ），配合ARM的 LDMIA （加载多个递增地址）指令，可以一次性高效读取最多8个数据，极大减少取数开销。

5. EPIRFIFOCNT (Read FIFO Count) : 指示当前NBRFIFO中有多少有效数据条目。轮询此寄存器可以知道有多少数据可读。但需注意“竞态条件”（Race Condition）：在你读取此计数值后，DMA或后台NBR可能又写入了新数据。

3.2 NBR工作流程与代码示例

假设我们需要从外部SDRAM（16位数据宽度）的地址 0x6000_1000 开始，连续读取1024个半字（16位）数据到内部缓冲区 buffer 。

// 1. 配置EPI模式、时序等（此处省略，假设已配好）
// 2. 配置NBR通道0
EPI0_RSIZE0_R = 0x2; // 设置读取大小为半字 (16-bit)
EPI0_RADDR0_R = 0x60001000; // 设置起始地址

// 3. 启动NBR (读取1024个半字)
EPI0_RPSTD0_R = 0; // 先清零，关键步骤！
EPI0_RPSTD0_R = 1024; // 启动读取

// 4. 等待数据并读取（轮询方式）
uint16_t buffer[1024];
uint32_t idx = 0;
while (idx < 1024) {
    // 检查NBRFIFO中是否有数据
    if ((EPI0_RFIFOCNT_R & 0xF) > 0) {
        buffer[idx++] = EPI0_READFIFO0_R; // 读取一个数据
    }
    // 此处可以执行其他任务
}

// 或者，更高效的方式：使用LDMIA指令（通常由编译器优化或内联汇编实现）
// 假设我们知道FIFO中至少有8个数据
uint32_t *fifo_ptr = (uint32_t*)&EPI0_READFIFO0_R;
for (i = 0; i < 128; i++) { // 1024个半字 = 512个字 = 128组（每组4字，LDMIA一次加载8个寄存器）
    // 编译器可能会将多次赋值优化为LDMIA
    buffer[i*8] = *fifo_ptr;
    buffer[i*8+1] = *(fifo_ptr+1);
    // ... 实际中更可能用memcpy或DMA
}

注意事项 ： EPIRPSTDn 、 EPIRSIZEn 和 EPIRADDRn 寄存器在NBR激活期间（ EPISTAT.NBRBUSY=1 ）不应被修改，否则会产生不可预知的结果。修改前，应通过清零 EPIRPSTDn 取消NBR，或等待其完成。

4. 状态、中断与FIFO水位控制：构建稳健的数据传输

高效的数据传输离不开良好的状态管理和事件驱动机制。EPI提供了丰富的状态寄存器和可配置的中断，帮助我们构建响应迅速、资源占用低的系统。

4.1 EPISTAT寄存器：实时掌握接口状态

EPISTAT 寄存器是诊断EPI工作状态的仪表盘。

• WBUSY : 写忙标志。为1表示EPI正在处理写事务（阻塞写或通过WFIFO的写）。
• NBRBUSY : 非阻塞读忙标志。为1表示至少有一个NBR通道正在运行。
• ACTIVE : 当 NBRBUSY=1 时，此位指示哪个NBR通道（0或1）当前是活跃的。这在双通道交替流水线操作时非常有用。
• XFEMPTY / XFFULL : 当配置为FIFO模式并使用外部FIFO的“空/满”信号时，这两个位反映外部FIFO的状态。可用于实现硬件流控。
• INITSEQ : SDRAM初始化序列标志。上电或退出低功耗模式后，EPI会自动执行一段>100μs的SDRAM初始化序列，此期间访问SDRAM的请求会被挂起。

4.2 EPIFIFOLVL寄存器：精细化中断触发控制

这是优化性能的关键寄存器。它允许你设置FIFO的水位线来触发中断或DMA请求，避免频繁轮询或FIFO溢出/下溢。

• RDFIFO (位 2:0): NBRFIFO读触发水位 。设置一个阈值（如 0x2 代表2个条目），当NBRFIFO中的数据量 达到或超过 此阈值时，触发读中断（ EPIRIS.RDRIS 置位）。这提示CPU或DMA：“现在有足够的数据可以批量读取了”。通常设置为DMA突发传输长度的一半或接近满，以平衡响应速度和效率。
• WRFIFO (位 6:4): WFIFO写触发水位 。设置一个阈值（如 0x0 代表空），当WFIFO中的 空闲槽位数 低于（即数据量高于）此阈值时，触发写中断（ EPIRIS.WRRIS 置位）。这提示CPU或DMA：“WFIFO快满了，需要暂停发送数据”或“WFIFO有空间了，可以继续发送数据”。 0x0 （空触发）适用于希望尽快填充WFIFO以启动传输的场景； 0x4 （非满触发）则适用于希望持续保持WFIFO有数据，避免写操作停滞。
• WFERR (位 17): 写满错误中断使能 。若使能，当尝试向已满的WFIFO写入时，不仅写操作会被阻塞，还会产生一个错误中断（ EPIEISC.WTFULL ）。这可以防止软件因死等WFIFO而卡死，转为由中断服务程序处理错误。
• RSERR (位 16): 读阻塞错误中断使能 。若使能，当一个读操作（很可能是阻塞读）因为WFIFO中还有未完成的写操作而被阻塞时，会产生错误中断（ EPIEISC.RSTALL ）。这有助于诊断和优化软件流程，避免读写冲突导致的意外延迟。

4.3 中断与DMA协同工作流程

结合 EPIIM （中断掩码）、 EPIRIS （原始中断状态）和 EPIEISC （中断清除），可以构建一个高效的事件驱动数据传输系统。更高级的用法是配合微控制器的μDMA（微直接存储器访问）控制器。

1. 配置DMA ：设置μDMA通道，将源地址（如内部数组）的数据传输到EPI的写FIFO（通过写入映射地址），或从EPI的读FIFO（ EPIREADFIFO ）传输数据到目的地址（如内部缓冲区）。在DMA控制块中设置传输总量。
2. 配置EPI DMA计数 （ EPIDMATXCNT ）：对于DMA写操作，此寄存器告诉EPI期望从DMA接收多少数据。当DMA传输完成，EPI会置位 DMAWRRIS 。
3. 配置FIFO水位与中断 ：通过 EPIFIFOLVL 设置合适的水位。例如，设置 WRFIFO=0x0 （空触发），并使能写中断（ EPIIM.WRIM=1 ）。当WFIFO为空时触发中断，在中断服务程序（ISR）中启动DMA传输填充数据。
4. 启动流程 ：
   • 写操作 ：软件启动第一次DMA传输填充部分WFIFO -> EPI开始向外设写数据 -> WFIFO水位下降触发中断 -> ISR中启动下一次DMA传输 -> 循环直至 EPIDMATXCNT 计数归零，触发DMA完成中断。
   • 读操作 ：软件配置并启动EPI的NBR -> NBRFIFO数据达到 RDFIFO 水位触发中断 -> ISR中启动DMA从 EPIREADFIFO 读取数据到内存 -> DMA完成中断处理，或根据 EPIRFIFOCNT 判断是否继续。

避坑指南 ：中断服务程序（ISR）中，在读取 EPIRIS 判断中断源后， 必须 通过向 EPIEISC 相应的位写1来清除中断标志。对于 RDRIS 和 WRRIS 这类电平触发的中断，其清除是由硬件自动完成的（当FIFO水位变化超出触发范围时），但为了安全起见，在ISR中读取 EPIREADFIFO 或写入数据后，也可以检查 EPIRIS 是否已自动清除。对于错误中断和DMA完成中断，则必须在ISR中手动写 EPIEISC 清除。

5. 实战配置案例：连接异步SRAM与FIFO设备

假设我们有一个实际项目，需要使用TM4C129DNCPDT的EPI模块同时连接一片1MB的异步SRAM（数据宽度16位，使用 CS0n ）和一个外部异步FIFO（数据宽度8位，使用 CS1n ）。

5.1 硬件连接与模式确定

• SRAM ：接在 CS0n ，数据线 D[15:0] ，地址线 A[19:0] （1MB需要20位地址），读写使能 OEn ， WEn 。
• FIFO ：接在 CS1n ，数据线 D[7:0] ，读使能 RDn （连接到EPI的 OEn ），空标志 EFn （连接到EPI的 S26 脚，用于 XFEMPTY ）。
• 模式选择 ：两个设备都是异步接口，且片选独立。因此，我们选择 主机总���双片选模式 ，并为每个片选独立配置（ CSCFGEXT=0, CSCFG=2 ）。SRAM映射到RAM空间，FIFO映射到外设空间。

5.2 关键寄存器配置步骤

// 步骤1：配置GPIO，将相关引脚复用为EPI功能（略，参考数据手册PinMux表格）

// 步骤2：配置EPI全局时钟与控制（使能EPI模块，设置时钟分频等）
SYSCTL_RCGCGPIO_R |= SYSCTL_RCGCGPIO_R11; // 使能PORTL时钟（假设EPI引脚在PORTL）
SYSCTL_RCGCEEPROM_R |= 0x1; // 使能EPI0模块时钟
_delay_cycles(3); // 等待时钟稳定

// 步骤3：配置EPI0CFG（模式选择寄存器）为Host-Bus 8/16-bit模式
EPI0_CFG_R = 0x00000001; // Mode = 0x1 (Host-Bus 8/16)

// 步骤4：配置EPI0HBnCFG2（主机总线配置2）为双片选模式
EPI0_HB2CFG2_R = (0 << 31) | // CSCFGEXT = 0 (Dual Chip Select)
                  (2 << 28);  // CSCFG = 2 (Dual CS, independent config)

// 步骤5：配置EPI0HBnCFG3 (CS0n配置 - SRAM)
// 假设SRAM访问需要一些等待状态，数据宽度16位，地址非复用
EPI0_HB2CFG3_R = (0x0 << 16) | // WRWS: Write wait states
                  (0x0 << 8)  | // RDWS: Read wait states
                  (0x1 << 4)  | // MODE: 0x1 = Addr/Data non-muxed
                  (0x1 << 2);   // SIZE: 0x1 = 16-bit data

// 步骤6：配置EPI0HBnCFG (CS1n配置 - FIFO)
// FIFO通常是8位，可能需要不同的时序。这里配置为Addr/Data非复用，8位。
EPI0_HB2CFG_R  = (0x0 << 16) | // WRWS
                  (0x0 << 8)  | // RDWS
                  (0x1 << 4)  | // MODE: 0x1 = Addr/Data non-muxed
                  (0x0 << 2)  | // SIZE: 0x0 = 8-bit data
                  (1 << 1);     // XFEEN: Enable External FIFO Empty signal (S27)

// 步骤7：配置EPIADDRMAP地址映射
// 目标：CS0n (SRAM) 映射到 RAM 区域 0x6000.0000, 大小1MB (需要配置为16MB，因为大小选项是固定的)
//        CS1n (FIFO) 映射到 Peripheral 区域 0xA000.0000, 大小我们配置为64KB足够
EPI0_ADDRMAP_R = (0x0 << 10) | // ECSZ: External Code Size (未使用)
                  (0x0 << 8)  | // ECADR: External Code Addr (未映射)
                  (0x1 << 6)  | // EPSZ: 64KB for Peripheral (FIFO)
                  (0x1 << 4)  | // EPADR: Map Peripheral to 0xA000.0000 (CS1n)
                  (0x2 << 2)  | // ERSZ: 16MB for RAM (覆盖我们的1MB SRAM)
                  (0x1 << 0);   // ERADR: Map RAM to 0x6000.0000 (CS0n)

// 步骤8：根据需要配置FIFO水位和中断
EPI0_FIFOLVL_R = (0x0 << 16) | // RSERR: Disable read stall error
                  (0x0 << 17) | // WFERR: Disable write full error (轮询方式)
                  (0x3 << 4)  | // WRFIFO: 触发中断当WFIFO非满？这里先禁用中断，用轮询。
                  (0x1 << 0);   // RDFIFO: 当NBRFIFO中有>=1个数据时触发中断（如果使能）

// 步骤9：使能EPI模块
EPI0_CFG_R |= 0x80000000; // 设置ENABLE位

5.3 软件访问示例

配置完成后，软件就可以通过指针直接访问设备：

// 访问SRAM (16位宽)
volatile uint16_t *sram_ptr = (volatile uint16_t *)0x60000000;
sram_ptr[0] = 0x1234; // 写操作
uint16_t data = sram_ptr[0]; // 读操作

// 访问FIFO (8位宽)
volatile uint8_t *fifo_ptr = (volatile uint8_t *)0xA0000000;
// 读取FIFO前，可以先检查空标志（如果使能了XFEEN并连接了EFn）
while (EPI0_STAT_R & 0x80) { // 等待XFEMPTY位为0（FIFO非空）
    // 空等待或任务切换
}
uint8_t fifo_data = *fifo_ptr; // 读操作会生成RDn脉冲

// 使用NBR从SRAM连续读取
EPI0_RSIZE0_R = 0x2; // 16-bit reads
EPI0_RADDR0_R = (uint32_t)sram_ptr;
EPI0_RPSTD0_R = 0;
EPI0_RPSTD0_R = 1000; // 读取1000个半字

// 在中断或轮询中从NBRFIFO取数据
uint16_t buffer[1000];
for(int i=0; i<1000; ) {
    if(EPI0_RFIFOCNT_R & 0xF) {
        buffer[i++] = EPI0_READFIFO0_R;
    }
}

6. 常见问题排查与调试技巧

在实际开发中，EPI配置不当会导致数据错误、总线挂死或无法访问外设。以下是一些常见问题的排查思路：

问题1：写入EPI地址空间后，读取的数据不正确或系统跑飞。

• 检查时序配置 ： EPIHBnCFG 中的 WRWS 和 RDWS （等待状态）是否满足外部设备的最小时序要求？对于慢速设备，需要增加等待状态。可以使用逻辑分析仪抓取 CSn , OEn/WEn , AD 线的波形进行验证。
• 检查数据宽度配置 ： SIZE 位是否与硬件连接匹配？16位设备配成了8位会导致数据错位。
• 检查地址映射 ： EPIADDRMAP 配置是否正确？片选信号 CSn 是否按预期激活？用示波器或逻辑分析仪检查片选引脚在访问对应地址时是否有下降沿。
• 检查字节序 ：ARM Cortex-M为小端模式。如果外部设备是大端，软件需要进行字节交换。

问题2：使能EPI模块（ EPI0_CFG.ENABLE=1 ）后，整个系统（或其它外设）工作异常。

• 检查引脚复用冲突 ：EPI功能与GPIO或其他外设功能复用。确保已正确配置 GPIO_AFSEL （交替功能选择）、 GPIO_PCTL （端口控制）寄存器，将引脚切换到EPI功能。 一个常被忽略的点是 ，某些EPI引脚可能默认是JTAG/SWD调试接口，使能EPI前可能需要先禁用调试功能或重新映射调试引脚。
• 检查时钟 ：EPI模块的时钟（由系统时钟分频而来）是否使能且稳定？过高的EPI时钟频率可能导致时序违规。

问题3：非阻塞读（NBR）启动后，无法从 EPIREADFIFO 读到数据， EPIRFIFOCNT 始终为0。

• 检查NBR启动流程 ：是否遵循了“先清零 EPIRPSTDn ，再写入计数”的顺序？
• 检查 EPIRSIZEn ：是否与外部总线的实际数据宽度一致？
• 检查 EPIRADDRn ：地址是否在已映射且使能的外部地址空间内？
• 检查 EPISTAT 寄存器 ： NBRBUSY 位是否置1？ ACTIVE 位指示哪个通道活跃？是否有错误标志？
• 检查外部设备 ：外部存储器或设备是否已正确初始化（如SDRAM需要初始化序列）？物理连接是否可靠？

问题4：使用DMA配合EPI时，数据传输不完整或中断不触发。

• 检查DMA通道配置 ：源/目标地址、传输大小、数据宽度是否正确？DMA的仲裁大小是否与EPI FIFO水位设置匹配？
• 检查EPI DMA计数寄存器 ( EPIDMATXCNT )：对于DMA写操作，这个寄存器必须设置为DMA要传输的总数据量（以事务为单位）。
• 检查中断使能 ： EPIIM 中相应的中断掩码（ DMAWRIM , DMARDIM , WRIM , RDIM ）是否已使能？NVIC中EPI中断是否已使能？
• 检查FIFO水位设置 ( EPIFIFOLVL )：水位设置是否合理？如果 RDFIFO 阈值设得太高（如7），而NBR每次只读少量数据，可能永远达不到触发条件。

调试技巧 ：

1. 寄存器打印 ：在初始化后和出问题时，将所有EPI关键寄存器的值打印出来，与预期配置对比。
2. 使用简单测试模式 ：先不使用NBR或DMA，仅用最简单的阻塞读写（通过指针访问映射地址）验证基本通信是否正常。
3. 分步测试 ：先配置一个最简单的设备（如一片SRAM），调通后再添加更复杂的设备（如FIFO）和模式（如NBR）。
4. 利用内部上拉/下拉 ：对于双向数据总线，在调试初期可以启用GPIO的内部弱上拉，有助于稳定总线状态，排查是软件问题还是硬件连接问题。