ZYNQ实战：如何用AXI-stream FIFO解决跨时钟域数据同步难题（附完整代码）

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VIP免费原创最新推荐文章于 2026-09-27 12:25:22 发布 750 阅读 AI 写同款· GEO 优化 ›

ZYNQ学习--AXI_Stream_FIFO AXI_Stream_FIFO使用，注意不是AXI_Stream_DATA_FIFO。实验目的是不使用DMA实现AXI4 与 AXI_Stream 的数据转换。阅读详情

ZYNQ实战：用AXI-Stream FIFO构建跨时钟域数据同步的稳健通道

最近在调试一个ZYNQ项目时，遇到了一个颇为棘手的问题：PS端（处理器系统）需要将一批波形数据发送给PL端（可编程逻辑）的DAC模块进行实时输出。PS端的数据来自DDR，读取和搬运速度有限；而PL端的DAC则要求一个稳定、连续的时钟驱动数据流。两者时钟域不同，速率也不匹配，直接对接的结果就是DAC输出波形出现毛刺、断续甚至数据丢失。这几乎是每个ZYNQ开发者在进行异构数据交互时都会踩的“坑”。经过一番摸索，我发现AXI-Stream FIFO（尤其是结合其异步模式）是解决这类问题的“瑞士军刀”。它不仅仅是一个简单的缓冲器，更是一个精心设计的跨时钟域（CDC）数据同步与流量控制引擎。今天，我就结合自己的实战经验，抛开教科书式的原理，聊聊如何真正用好AXI-Stream FIFO来搭建PS与PL之间可靠的数据桥梁，并附上可直接复用的关键代码思路。

1. 理解核心挑战：当慢速处理器遇上实时数据流

在ZYNQ架构中，PS和PL的协作本质上是两种不同计算范式与时钟体系的融合。PS运行在百兆赫兹量级的处理器时钟下，其数据存取受限于DDR内存控制器、总线仲裁和操作系统调度，延迟不确定，吞吐量峰值高但平均速率可能波动。PL则通常运行在独立的、更高频率且确定性的时钟域下，例如驱动高速ADC/DAC的采样时钟。将PS中非实时、块状的数据，转换为PL端稳定、连续的流式数据，面临三大核心挑战：

时钟域隔离：PS的AXI总线时钟（如FCLK）与PL的应用时钟（如DAC_CLK）物理上不同源，频率和相位关系不确定。直接传递数据会产生亚稳态，导致系统崩溃。
速率失配：PS端的数据供给速率（由软件、DDR带宽决定）与PL端的数据消耗速率（由硬件算法、外设需求决定）往往不相等。供给快于消耗会导致FIFO溢出、数据丢失；供给慢于消耗则会导致FIFO读空、流中断。
突发与稳态的转换：PS端的数据传输常以“突发”（Burst）形式进行，即一次性写入一批数据。而PL端的流处理需要的是匀速、不间断的数据供给。需要一种机制平滑这种突发性。

注意：许多人初次接触时，会认为只要FIFO够大就能解决所有问题。但实际上，FIFO深度只是一个缓冲池，它无法改变水源（PS）的供水速率或水龙头（PL）的放水速率。如果供水平均速率小于放水速率，水池迟早会干涸，无论它最初有多满。我们的设计目标，是确保在可容忍的延迟范围内，供水速率长期不低于放水速率。

那么，AXI-Stream FIFO是如何应对这些挑战的呢？它实际上是一个复合IP核，通常包含两个关键部分：一个用于协议转换（AXI4-Lite/Full 到 AXI4-Stream），另一个用于异步FIFO缓冲。其核心价值在于提供了硬件级的流控信号（如TREADY, TVALID）和状态标志（如满、空、可编程几乎满/几乎空），使得PS和PL可以按照各自的节奏安全地读写数据，而无需关心对方的实时状态。

2. 架构设计：构建异步数据流管道

一个典型的基于AXI-Stream FIFO的PS-PL数据流架构如下图所示（概念图）。我们并不直接连接PS的AXI总线和PL的流接口，而是让FIFO作为中介。

[PS: ARM Core] --> [AXI Interconnect] --> [AXI-Stream FIFO (CDC)] --> [PL: Custom Logic / DAC Driver]
       |                                      ^
       | (Data Source)                        | (Stream Out)
       V                                      |
[DDR Memory]                           [AXI4-Stream Data FIFO]

在这个架构中：

AXI-Stream FIFO (AXIS FIFO)：负责将PS通过AXI总线写入的数据，转换为AXI-Stream协议的数据流。它内部包含一个FIFO缓冲区。
AXI4-Stream Data FIFO：这是一个可选的、独立的异步FIFO IP。当我们需要更深的缓冲或独立的读写时钟域控制时，可以将AXIS FIFO的输出再接入此FIFO。实际上，Vivado中的AXI-Stream FIFO IP本身就可以配置为异步模式（Independent Clocks），将读写时钟分离，从而直接实现跨时钟域。

关键配置参数解析：

在Vivado中配置AXI-Stream FIFO IP时，以下几个参数对性