#systemverilog# 之 event region 和 timeslot 仿真调度（三）Verdi 辅助查看

VCS-数字逻辑仿真工具实践（听课记录）

写在前面： 百度是这样介绍VCS的： VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。 VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、Cycle

#systemverilog# 之 event region 和 timeslot 仿真调度（五）实战

经过之前文章的学习，想必大家对systemverilog 仿真调度的理解，应该八九不离十了。今天，我们结合实际中的例子，来实战一下，对之前的理解，做一个考核。我们拿《UVM实战》中的2.2.1章节的例子，来讲解。

怎么在fsdb波形中构造一个0ps的毛刺

写在前面： 1、按照大家通常的思维，其实题目应该取“怎么分析一个0ps的毛刺”，即从结果分析原因。但是0ps的毛刺产生的原因实在太多了，我们不如反其道行之，自己尝试去构造一个0ps的毛刺，以一种正向的思维去理解，当你能够自己构造出一个0ps的毛刺时，基本上也能够分析其它0ps毛刺产生的原因了。 2、看本文之前需要先去了解verilog/systemverilog的调度机制，可以参考我以前写的一篇文章SystemVerilog调度机制与一些现象的思考。 3、我发现大家都喜欢白嫖啊，看完如果觉得文章对自己

VCS+Verdi进行testbench调试

背景： 在进行testbench调试时，使用消息打印或者单纯的ucli进行调试效率较低，利用Verdi进行图形化界面调试可以提升效率。 方法： 编译选项：-kdb 仿真选项：-verdi tips： watch：在开始仿真时，会进入到verdi界面。在仿真暂停时，可以在左上角的导航栏切换到class标签（或者第一个标签，包含dut top），在搜索栏结合*搜索关注的class，如*refm*，class下面有此class的instance，点到instance，右边会显示member，class

Verdi查看delta time 波形方法

simulation选项：before verdi 1509：simv +fsdb+sequential +fsdb+glicth=0 +fsdb+region。view -> Expand Delta -> 勾选Regin Mode->点击Expand/Collapse time at Cursor。Verdi 可以查看delta time块内信号的变化情况，可以方便我们更好的了解仿真软件是如何工作的。就可以看到在某一时刻delta 时间内各信号的变化，红色框内还可以显示光标所在timeslot区域。

数字前端验证中的时间片方案——time-slot学习笔记

前言 时间片time-slot（后简称ts）是EDA工具进行仿真进程中的抽象时间单位，该时间点内所有线程被划分为相应的优先级进行调度。如果线程在同一ts内被调度，从外部看他们仿佛属于同一时间点“并行”执行的，但是实际上是有先有后，因为软件行为中不存在绝对的并行。ts存在的主要价值是解决仿真中的竞争与冒险，使仿真行为尽量与实际电路行为保持一致。 归结起来一句话：通过一个ts中发生的行为，可以认为...

FSDB 波形文件产生以及截取

FSDB波形产生： FSDB：Fast Signal Database 相比较于VCD文件，FSDB文件的大小比VCD波形小5-50倍。 各家的仿真器都支持在simulation的过程中，直接生成FSDB文件 将VCD文件转换为FSDB文件的三种方式： 1) vfast工具 2) 在nTrace中使用File---Load simulation Tesults打开 3) 在nWave中使用File---Open命令来打开 将Fsdb文件转换为Vcd文件： 1) fsdb2vcd工具， 在.

#VERDI# 关于查看event sequence和event region方法

sv和verilog虽然是并行语言，但是对于仿真而言细分到底其实是做不到的，事件发生总是有先后的，所以sv使用了event region，然后为了解决tb和rtl的竞争后来出了program，再后来有了clocking block，验证中常犯的一个错误就是clk和clocking block 的混用，用着用着就把自己搞迷糊了。那么遇到这种问题时是否有比较好的debug方式，其实是有的，下面介绍一下在verdi中如何查看event sequence，event region。

#VERDI# 关于使用Verdi 查看NBA 仿真调度的方法

在学习和使用 Verilog 的过程中，难免会碰到需要深入理解仿真器调度的问题。今天这篇聊聊使用 Verdi 去分析 NBA Delay 的问题。 NBA 就是 NonBlocking Assignment，非阻塞赋值 的缩写。它通常用来描述一个用时钟沿触发的寄存器。在 Verilog 普及早期，人们通常会在 NBA 的<=之后加个单位延时#1来解决早期仿真器行为不一致的问题。 所谓习惯成自然，NBA Unit Delay 在某些设计中一直沿用下来，那么如何去理解这个延时的作用呢？SNUG 上的.

[sv] region & timeslot

sv region & slot

Clocking Block的相关使用

之前active/inactive/NBA区域全部执行完毕后，即设计部分的线程执行完毕，接下来为SV为验证准备的，observed区域为属性断言准备，用于检测所有数据对象被赋予最终的数值，该区域适合interface与程序块采样。input指定#0 skew，active region判断@(event) ，会在observed region采样，指定#n step，采样值会在clocking event之前的postponed region采样；

使用Verdi或DVE分析波形的一些小技巧

本文记录使用Verdi或DVE查看Delta Cycle的方法和分享一些分析波形的小技巧。

#systemverilog# 之 event region 和 timeslot 仿真调度（七）Active/NBA 咋跳转的？

激活后，发现均是非阻塞赋值，那么非阻塞赋值的左侧变量更新，肯定是在下一个NBA 域，也就是NBA（2），因为没有Active(2) 存在，所有 NBA（2）紧挨着NBA（1）出现。在NBA(1) 和 NBA(2)中间，没有active(2) 出现，大家不要固性思维，觉得每个调度域，会按照Active -> NBA 这样完整的跳转运行。其实，该电路非常简单，恰好在NBA(1) 和 NBA(2) 之间，没有相应的Active(2) 事件进行调度，所以也就没有展示出Active(2) 域。这样解释，应该合理吧。

算法求助

算法求助 给定一组元素X={x1,x2,…, xn}及其n×n关系矩阵R，其中R_ij=1，当x_i 与x_j 相关联，否则为0，设计一个回溯(或分支限界)算法，在X中找出两个非空子集A和B，满足：① A∩B=Φ；② A中的每个元素都与B中的所有元素相关联；③B中的每个元素都与A中的所有元素相关联；④A∪B中的元素总数最多。 欢迎使用Markdown编辑器 你好！ 这是你第一次使用 Markdow...

system verilog学习笔记--time slot division

Postponed区域是监视信号和其它类似事件的区域，一旦到达Postponded区域后，在这个时隙中不允许有新的值变化。 Observed和Reactive区域是新的区域，并且只有来自新的语言结构的事件才能被调度进这些新的区域。当特性表达式被触发的时候，Observed区域用来计算这些特性表达式。这个确定性的一个标准就是特性计算在任意时钟触发时隙中只能发生一次。在特性计算期间，通过/失败代码应

#systemverilog# 之 event region 和 timeslot 仿真调度（一）基础

虽然现在SystemVerilog在仿真验证中占据主流的位置，不过了解一下Verilog是如何仿真的，对以后学习systemverilog的仿真特性也是有帮助的。本文主要学习verilog的一些仿真特性，因为一方面，若是写的RTL代码质量不高，那么不同的仿真器/工具在进行仿真的时候，对verilog解释有可能不一样，导致仿真结果不一样；另一方面，由于在Verilog HDL 语言的IEEE 标准中，其语义采用非形式化的描述方法，因此不同厂家的仿真工具、综合语句的后台策略肯定存在差异，同一段RTL代码，在不同

#systemverilog# 之 event region 和 timeslot 仿真调度（八）assign 赋值必在Active域调度？

仿真调度

Simens EDA：在Modelsim/QuestaSim中观察一个时间片(Time Slot)中Simulation/Delta Cycle发生的事件

本文的目的是教会读者如何使用Modelsim/QuestaSim观察一个时间片(Time Slot)中Simulation/Delta Cycle发生的事件，有关Verilog/SystemVerilog中的时序调度的更详细信息，可以阅读Verilog/SystemVerilog Standard中的Scheduling semantics一章，其中详细给出了层次事件队列的定义。