【Power Compiler手册】4.saif文件

数字IC低功耗设计
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SAIF文件简介

功耗计算的准确性取决于切换活动数据的准确性。这些数据是通过使用RTL仿真或门级仿真生成的,并存储在SAIF文件中。在执行功耗优化和分析之前,应该使用SAIF文件来反标设计对象上的切换活动信息。

SAIF是由Synopsys支持的ASCII格式,用于促进不同Synopsys工具之间的信息交换(参见IEEE 1801标准,附录J)。使用`read_saif`命令读取SAIF文件,使用`write_saif`命令写出SAIF文件。

有关更多信息,请参见`read_saif`和`write_saif`命令的手册页。

在设计周期的早期,可以使用RTL仿真来确定设计的高级切换和功耗特性。在设计周期的后期,可以使用门级仿真来获取更详细的切换数据以反标设计。详细的切换数据提高了功耗优化和功耗分析的准确性。

VIP 【仿真】波形dump(vcd,shm,fsdb,saif,...) IC研发过程中,可能会涉及到多种工具,过程中也可能需要不同格式的波形文件。从网上搜索情况来看,介绍saif的较少,所以这里着重介绍一下saif的dump。 下面粘贴了两个相关背景知识的帖子,如其中介绍,saif主要用在功耗分析中。 gPTPX功耗分析实战, VCD, SAIF, FSDB的区别_RTL2GDS的博客-CSDN博客PTPX功耗分析实战, VCD, SAIF, FSDB的区别PTPX功耗分析VCD,SAIF,FSDB的区别注:文章转载自微信公众号 RTL2GDS (微信号:rtl2gds). 开通可读全文·1.2w 阅读·1 点赞·72 收藏 阅读全文

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【Power Compiler手册】5.Verilog翻转活动示例

因此,在m1下,仿真监控内部网络以及状态和路径依赖的单元(然而,在这个简单示例中,m1中没有子设计)。持续时间指的是在仿真期间测试台中`$toggle_start`和`$toggle_stop`命令之间的时间跨度。case (fsm_PRES_STATE) // 根据当前状态和输入数据决定输出和下一个状态。- 仿真输出的SAIF文件:仿真过程中生成的文件,记录了电路中信号的切换活动,用于后续的功耗分析。示例6是为示例4中显示的RTL Verilog描述以及示例5中显示的测试台创建的SAIF文件。

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当创建设计时,它从高层次的抽象转移到门级最终实现。功耗编译器工具在整个设计周期中,从RTL到门级,提供分析和优化。有关设计流程的信息,请参见以下主题:• 设计周期中的功耗• 功耗优化和分析流程。

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【Power Compiler手册】6.反标翻转活动

Power Compiler工具使用`-toggle_rate`和`-period`(或`-clock`)选项来确定每个时间单位的实际切换率。默认的静态概率是 0.5。要显示与`read_saif -rtl_saif -hierarchy`命令生成的报告类似的RTL不变对象上的注释报告,可以使用`-rtl`选项。要强制将所有综合不变点包括在映射文件中,而不管对象是否经历了重大名称更改,请使用`saif_map -write_map -type ptpx`命令的`-essential`选项。

QRBQ 604

【Power Compiler手册】7.功耗分析

report_power` 命令分析并报告设计中各种元素的功耗。在执行此命令之前,必须捕获开关活动,将设计映射到门级,并标注设计。该工具为以下设计元素创建功耗报告:- 设计- 模块- 网络- 单元或特定类型的单元组- 多角多模式设计的场景`report_power` 命令使用 Power Compiler 许可证。命令完成后,许可证会被释放。如果许可证不可用,命令将以错误消息终止。

QRBQ 838

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晶体管的阈值电压对晶体管的漏电功耗有指数级影响。最小化漏电功耗是集成电路设计的重要目标。每个设计都包含关键和非关键时序路径。在非关键路径上使用低速单元不会影响设计的性能。较慢的单元通常允许使用较高的阈值电压,从而显著降低漏电功耗。在不同的时序路径上优化高速和低速单元可以导致一个平衡的设计,既有高性能又有低漏电功耗。图53 说明了门级功耗优化流程的输入和输出。门级功耗优化的输入如下:- RTL或门级网表和可选的布局图。这个网表尚未针对功耗进行优化。- 启用功耗优化的功耗选项。- 库文件。

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