【UVM实战】第七章：UVM中的寄存器模型（1）寄存器模型简介

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本文介绍了UVM中的寄存器模型，重点讨论了带寄存器配置总线的DUT，阐述了为何需要寄存器模型以及其基本概念。寄存器模型简化了读写寄存器的操作，提供了前门和后门访问方式，并通过uvm_reg_field、uvm_reg和uvm_reg_block等概念定义了模型结构。

文章目录

7.1.1、带寄存器配置总线的DUT

在本书以前所有的例子中， 使用的DUT几乎都是基于2.2.1节中所示的最简单的DUT， 只有一组数据输入输出口， 而没有行为控制口， 这样的DUT几乎是没有任何价值的。 通常来说， DUT中会有一组控制端口， 通过控制端口， 可以配置DUT中的寄存器，DUT可以根据寄存器的值来改变其行为。 这组控制端口就是寄存器配置总线。 这样的DUT的一个示例如附录B的代码清单B-2所示。

带寄存器配置总线的DUT：

//文件： src/ch7/dut/dut.sv
module dut(clk,rst_n,bus_cmd_valid,<
标签
#SystemVerilog #IC #UVM
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