Cadence仿真避坑指南:从AC/STB稳定性分析到PLL死区调试的实战笔记
在模拟IC设计的实战中,Cadence仿真工具链就像一把双刃剑——用得好能精准预测电路行为,用不好则可能误导设计方向。本文将聚焦工程师在AC/STB稳定性分析、PLL死区调试等高频痛点场景中的典型陷阱,结合Spectre仿真器的底层机制,拆解那些手册里不会明说的"潜规则"。
1. 稳定性分析的暗礁:AC与STB仿真对比
1.1 开环与闭环的认知误区
许多工程师误以为AC分析可以完全替代STB(Stability Analysis),实际上两者在相位裕度计算上存在本质差异:
- AC分析:需手动断开环路,依赖大电感/电容维持直流工作点
- STB分析:自动注入探针,保持闭环直流状态下的频域响应
// 典型AC开环仿真设置示例
L_break inductor n1 n2 1e12
C_break capacitor n3 gnd 1e12
警告:AC开环仿真若断开点选择不当(如低阻抗节点),会导致工作点偏移,产生虚假的稳定性结论。
1.2 探针位置的隐藏玄机
STB分析中探针位置显著影响结果准确性。我们通过一个两级运放的测试案例发现:
| 探针位置 | 相位裕度 | 增益裕度 | 真实性 |
|---|---|---|---|
| 第一级输出 | 65° | 12dB | 可疑 |
| 第二级输入</ |



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