IC验证：静态时序分析

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前言

静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。静态时序分析工具很好地解决了这两个问题。它不需要激励向量，可以报出芯片中所有的时序违例，并且速度很快。

提示：以下是本篇文章正文内容，下面案例可供参考

一、数字IC设计流程（前端+后端）

(1)系统设计规划（需求分析）
(2)RTL设计输入
(3)RTL验证（功能仿真）
(4)顶层模块集成、验证（SV/VCS/UVM）
(5)逻辑综合
(6)形式验证（包括门级验证）即综合后仿真
(7)静态时序分析 以上是数字IC前端
(8)DFT可测性设计
(9)版图物理规划
(10)布局与优化
(11)时钟树综合
(12)详细布线
(13)提取寄生参数
(14)静态时序分析、后仿真
(15)版图后验证
芯片生产、测试

二、静态时序分析在芯片设计中的地位

三、静态时序分析的作用

通过静态时序：
检查设计中的关键路径分布；
检查电路中的路径延时是否会导致setup违例；
检查电路中是否由于时钟偏移过大导致hold违例；
检查时钟树的偏移和延时等情况。
此外静态时序分析工具还可以与信号完整性工具结合在一起分析串扰问题。常用的静态时序工具是PrimeTime。

四、静态时序分析过程

静态时序分析原理：静态