数字逻辑电路入门：从晶体管到逻辑门

关注

VIP免费原创最新推荐文章于 2026-08-30 11:30:32 发布 3.8k 阅读 AI 写同款· GEO 优化 ›

这是数字逻辑电路中最基础的部分。但是并非那么容易理解。

互补传导规则：nmos串联，pmos必须并联；nmos并联，pmos必须串联。保证上拉网络和下拉网络不会同时导通，即不出现短路。

非门：输入a，输出y，消耗2个晶体管
1. 一个pmos，栅极接a，源极接vcc，漏极接y
2. 一个nmos，栅极接a，源级接y，漏极接gnd
3. 分析，a=1，mos的栅极上表面聚集正电荷，下表面聚集负电荷。pmos衬底是n型半导体，本身有自由电子，因此源极和漏极仍然断开。nmos衬底是p型半导体，本身有自由空穴，聚集负电荷之后，源极和漏极接通，因此y=0。
与门：消耗6个晶体管
1. 一个与非门
2. 级联一个非门
或门：消耗6个晶体管
1. 一个或非门
2. 级联一个非门
或非门：消耗4个晶体管
1. 两个pmos串联，栅极接a，b，源极接vcc，漏极接y
2. 两个nmos并联，栅极接a，b，源极接vcc，漏极接y
3. 分析，a=0，b=0，pmos均导通，nmos均断开，y=1；a、b有一个为1，下拉网络导通，上拉网络断开，y=0
与非门：消耗4个晶体管
1. 两个pmos并联，栅极接a，b，源极接vcc，漏极接y
2. 两个nmos串联，栅极接a，b，源极接vcc，漏极接y
3. 分析，a=1，b=1，pmos均断开，nmos均导通，y=0；a、b有一个为0，下拉网络断开，上拉网络导通，y=1
异或门：
1. 实现方式两种，一个使用10个晶体管，一个使用12个晶体管
2. 参考：COMS门电路的设计及其优化–以异或门为例
同或门
三态门

以下图为例：

画出卡诺图，注意格雷码序；
画圈：
1. 从大到小画圈，16格、8格、4格、2格、1格；
2. 每个圈都要圈住1，最终圈住所有1；
3. 可环绕画圈。
写出SOP（sum-of-products）
1. 每个圈代表一个product，读法是“相异相消”；
2. 将所有product相加；
3. Y = b+c+a;（按照红、绿、蓝的顺序写的product）
补充：“相异相消”
1. 比如 $\bar B = A(B+\bar B) = A$