在cadence中进行sdf文件的反标及并进行数模混仿

cadence数模混合仿真反标sdf 数模混合IC设计时经常要调用一些Verilog模块(最简单的例如SPI接口),在前仿时一般直接用rtl代码来仿真,但是后仿时要关注因寄生带来的延迟,避免这些额外的延迟导致时序错误,因此不能简单地采用RTL来仿真。 一般有两种办法:1是采用由RTL综合得到的门级电路来仿真,这种方法比较简单,但是缺点是规模较大,而且只包括门延迟不包括因版图导致的线延迟;如果想要仿真更精细,就要对该这部分门电路提取寄生参数; 另一种方式是利用sdf文件(standard delay format)来进行仿真。后端工具在布局布 阅读详情

最近在做一个数模混合电路的流片工作,数字部分综合后会生成一个.sdf(标准延时格式)文件,正常来说应该是要在vcs软件上进行电路延时的反标,但由于我的电路需要信号在数字模块和模拟模块中来回循环多次,因此,打算在cadence中完成sdf文件反标,进行数模混合仿真。

需要准备的文件:

1.综合生成的电路网表的.v文件;

2.工艺库中的数字单元的.v文件;

3.数模混合电路前仿所搭建的schematic;

需要编译的文件:

cadence virtuoso无法直接读取.sdf文件,需要在启动virtuoso的terminal里,输入一个ncsdfc命令加上你的.sdf文件的路径名,如下图:

需要编写的sdf command file文件:

在.X所在的文件夹中创建一个文本文件My_SDF,编写如下语句:

然后开始操作:

1.打开前仿的config文件,把选中数字顶层模块,右键set cell view--Mark as external HDL:

Cadence数模混合仿真实战:SDF反标避坑指南(附Verilog模块配置技巧) 本文深入探讨了Cadence数模混合仿真中的SDF反标技术,提供了详细的避坑指南和Verilog模块配置技巧。从文件编译、command file编写到混合信号接口处理,全面解析了SDF反标的核心流程和常见问题排查方法,帮助工程师提升仿真成功率和效率。 阅读详情

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