IC-工具篇--VCS使用教程-卷一（20200328）

ciscomonkey

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VIP免费原创最新推荐文章于 2026-07-28 12:26:53 发布 1.5w 阅读 AI 写同款· GEO 优化 ›

新手教程01：逻辑仿真工具VCS的基础使用基础的vcs的使用方法——图形化界面操作，适合初学者和小白。阅读详情

文章目录

0.引言
1.知识要求
2.VCS simulation basics （基础操作）
3、Compile-time option exambles(VCS可选项的介绍)
4、VCS Simulation Command Format（simv的可选项）
5. Using DesignWare Library with VCS(使用新思科技的库)
5.实际操作
- 5.1 case1-加法器

0.引言

在安装好VCS后，现在开始开启VCS的使用熟悉。在逐步熟练使用VCS中，将FPGA中掌握的知识转行到IC设计中来。
参考资料：启芯

1.知识要求

you should hae experience in the following areas:
understanding of digital IC design
Familiarity with a Linux or Unix OS
Familiarity with a Linux - based text editor(VI)

综上所述：需要掌握数字电路基础、Verilog、Linux系统、编辑器VI

measurable Ohectives:(任务目标)
by the end of this workshop you should be able to:

Simulate Verilog/SV designs using VCS
Debug Verilog/SV designs using VCS
Run fast RTL-lvel regession tests for your design
run fast Gate-level regression tests for your design
Acquire the skills and knowledge to successfully implement coverage driven vertification methodology using VCS

2.VCS simulation basics （基础操作）

this unit when you complated, you should be able to :

Compile a Verilog/sSV design using VCS
Simulate a Verilog/SV design

介绍：VCS
（Verilog Compiled Simulator）
Digital function simulator
支持多种抽象层次的仿真
1、行为级描述
2、RTL（寄存器传输级）
3、Gate-level(门级)，与具体工艺库相关（TSMC（台积电）、SMIC（中芯国际）、CSMC（华润微电子有限公司））

VCS compilation command Format (VCS的编译命令格式)

$ VCS source_file [compile_time_options]

source file（源代码）
All Verilog/SV source file of the DUT
Sepatated multiple source files by spaces
Top module should contain testbench for DUT
compile_time_options（可选项）
control how VCS compiles the soyrce files
Critical for optimizaition for visibility and performace
each unit of this workshop will describle how best to these compile_tiom_option
Generate simulation binary excutable simv(bnary executable file)（最后生成一个二进制文件simv）

3、Compile-time option exambles(VCS可选项的介绍)

- VCS -help
list compile option, run-time options, environment variables

Command line option(commonly used):
-Mupdate 增量编译
Incremental compilation（only changed files are compiled）
当代码量非常大，而只修改了很少的一部分时，如果全部重新编译，非常浪费时间，为了节约时间，可以做增量编译，从而与原来的代码做链接。
-R自动执行simv
自动执行编译后的可执行文件.simv
-gui启动DVE界面
starts the DVE GUI at runrime
**-I < filename > **
set log filename
编译的时候会产生一些信息文件，可以写到filename中
-sverilog
enable SystemVerilog language support
支持SV语言
+v2k
compile with support for Verilog 2001 extensions
编译支持verilog2001的标准
-v lib_file
search for unresolved module refe