verdi将rtl中参数信号位宽导出为数字&导出rtl层次

如何求Verdi中某个信号的均值 verdi中可以进行信号间的逻辑/数学运算,但要求一个信号在某个条件下的均值时,就不好办了。如下图中,想要获取信号model2nic_awlen[3:0]的均值,就要对它在awready & awvalid为1时先求和。在实际调试中,为获知某个场景或某些配置条件下的参数,需要对verdi中某个信号做一些处理才能得到想要的数据(如有debug逻辑提供所需数据就不需要进行后面的动作,实际上不可能每个参数都会有debug逻辑)。第一步、先将上面截图中3个信号导出到1个文件中,然后删除awvalid为0的行, 阅读详情

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1.参数导出为数字

1.1 copy full path

1.2 save selected signal to file

2.将某个Hierarchy下的所有实例化层次导出


1.参数导出为数字

parameter BIT_W = 8;
wire [BIT_W-1:0]  data_o;

在RTL中常常使用parameter来定义信号位宽,此种情况下在vim阅读代码时对信号位宽并不能直观的看到,另外一种情况在实例化该模块时,如果带上这些参数位宽,就需要在实例化的module里重新定义一遍参数。有没有方法一次性将这些信号的参数化位宽直接转为数字呢?

我们知道rtl编译并用verdi打开之后,鼠标选中参数就会显示这个参数的值,但这效率太低,下面介绍两种方法:

1.1 copy full path

由图可以看到arid位宽为参数,将信号添加到波形,看到显示的是数字位宽,此时将波形中这些信号选中,右键->copy full path就可以复制到文本文档中。当然也可以在代码窗口选中右键->copy full path,这样就不用添加到wave

1.2 save selected signal to file

首先在菜单栏 点击view->sig

使用Verdi理解RTL design 使用Verdi理解RTL design 接触到一些RTL代码,在阅读与深入理解的过程中的一些思考记录 协议与设计框图 认真反复阅读理解相关协议与设计框图,一个design的设计文档中,设计框图展示了这个设计的核心框架,包括协议的整体框架、作者的设计思路和design的组成结构等。 1.根据协议理解设计框图 2.根据设计框图理解module 3.根据设计框图初步追踪输入输出关键信号 理... 阅读详情

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