【DRAM存储器二十六】DDR4介绍-DDR4 SDRAM的主要技术特性之CA Parity、CRC Write date

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参考资料：《镁光DDR4数据手册》 、《JESD79-4B》

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Command/Address Parity

CRC Write Data

Command/Address Parity

        DDR4新增CA线的奇偶校验功能，具体的校验算法是偶校验。所谓偶校验，就是被校验的数据位加上校验位的1的个数要是偶数，如果数据位1的个数是偶数，那校验位就输出0，如果数据位1的个数是奇数，则校验位就输出1。如果使能了CA奇偶校验功能（MR5的bit[2:0]来设置），则DRAM在执行命令之前会要先确认没有校验错误，从命令被采样到命令真正执行之间的间隔称为parity latency (PL)，如果出现了奇偶校验错误，则Alert_n引脚将会拉低，直到此出错命令之前的命令DRAM都执行完毕并完成写恢复操作为止，错误log将会存储到MPR的page 1，MR5的奇偶校验状态位会置1，值的注意的是，一般不允许控制器主动去将这个状态位写1，只能写0去清除错误状态，DRAM颗粒可选地可以去实现屏蔽这样的写1的MRS操作。

        奇偶校验数据位覆盖了ACT_n, RAS_n/A16 ,CAS_n/A15, WE_n/A14,Ax,BGx,BAx, 3DS颗粒的C[2:0]等信号，不包括CKE, ODT,和CS_n，这些CA线中，如果有没有用到的，DRAM就将其视为0。校验位则通过PAR引脚传递，通过偶校验生成器生成校验位，如果传输过