基于FPGA的TDC延迟链优化与码密度校准方法

1. TDC延迟链的基本原理与挑战

时间数字转换器（TDC）的核心任务是将时间间隔转换为数字量，就像秒表记录运动员成绩一样。但在高精度测量领域，我们需要达到皮秒（ps）级的分辨率，这相当于把一秒分成一万亿份！FPGA内部的进位链（Carry Chain）资源天然适合实现这种高精度测量，因为它具有极快的信号传播速度。

延迟链的基本原理很简单：信号从链的起点开始传播，每经过一级延迟单元就会产生固定的时间延迟。当另一个参考信号（如停止信号）到达时，我们通过检查链上每个单元的状态，就能知道信号传播了多少级，从而计算出时间间隔。这就像观察一排多米诺骨牌倒到第几块了一样。

但在实际应用中，我们会遇到一个棘手的问题：零宽度延迟单元。这些单元由于制造工艺偏差，几乎不产生任何延迟。它们的存在会破坏温度计码的连续性，导致测量结果出现非线性误差。想象一下，如果多米诺骨牌中混进了几块不会倒的牌子，我们就无法准确判断骨牌倒到哪了。

2. 码密度测试：诊断延迟链的健康状况

码密度测试是校准TDC的基础，它的原理类似于统计学中的蒙特卡洛方法。我们让Start信号和Strobe信号使用两个不同频率且不相干的时钟，这样每次采样的时间位置就是随机的。通过大量采样，我们可以统计每个延迟单元被"命中"的次数。

具体操作上，我们需要进行数万次甚至百万次采样。对于每个延迟单元，被命中的次数越多，说明它的延迟时间越长。最终我们会得到一张延迟时间的分布图，就像给每个延迟单元做了一次"体检"。

在实际FPGA实现中，码密度测试的代码大概长这样：

// 码密度测试核心代码
always @(posedge clk) begin
    if (reset) begin
        counter <= 0;
        density_table <= 0;
    end else if (enable) begin
        // 采集当前延迟链状态
        sampled_chain <= delay_chain;
        /