【模拟集成电路】PLL设计与仿真（CPPLL+基础+Simulink仿真+电路仿真）

0 前言

  学习笔记，分享一下，参考了《DESIGN OF CMOS PHASE‑LOCKED LOOPS_Behzad Razavi》，为了控制篇幅，已经尽量的减少内容了，内容比较“系统化”，从简单Ⅰ型PLL传输函数分析，再到到三阶的 $CPPLL$ 系统函数分析，其中演化的原因也一并列出。在了解了 $CPPLL$ 的传输函数后，紧接着就是根据 $CPPLL$ 的系统函数，通过 $matlab$ 计算最优的系统参数。得到系统参数后，通过 $Simulink$ 进行建立相关模块的模型，并根据特定系统参数对CPPLL的整体模型进行仿真。最后，基于 $TSMC18$ 工艺，根据特定的参数设计相关的模块电路，进行了简单的仿真并和 $Simulink$ 仿真结果进行了简单对比。

  设计文件可自取~，仅供学习参考： (用的matlab R2021a)

  CPPLL_Simulink模型：https://mbd.pub/o/bread/aJackphp

  CPPLL电路，工程+testbench：https://mbd.pub/o/bread/aJackpdw

1 简单PLL分析

  大多数振荡器必须“锁相”，以最大限度地减少其频率漂移和相位噪声，在最简单的形式中，PLL由一个 $VCO$ 、 $PD$ 和 $LPF$ 组成。本节主要是定量计算PLL的相关参数与其环路的影响，了解不同结构的优劣，并在设计过程中合理的考虑。

1.1静态行为

  根据“锁定”的特点，${\phi }_{in}-{\phi }_{out}=const$ 有

  也即

  为了使输入和输出边缘保持恒定的相位差，周期必须始终相等。因此，如果环路被锁定，则VCO以等于 $f_{in}$的频率运行。
定量分析：在图 1.1（b）中的曲线图中，可以看出 $VCO$ 需要一定的控制电压 $V_1$ 来提供$(f_{out}=f_{in})$。这样的电压必须由 $LPF$ 产生，低通滤波器计算 $V_{PD}$ 的平均值。转到图 1.1（c）所示的 $PD$ 特性，$V_{PD}=V_1$转化为一定的相位误差$\Delta {\phi }_1=V_1/K_{PD}$。Δφ_1被称为“静态相位偏移”，它可以通过增加 $K_{PD}$（或 $K_{vco}$）来降低。

1.2倍频

  倍频是 PLL 的一个重要而有用的特性。假设一个精确、稳定的参考振荡器（例如晶体振荡器）产生20 MHz的输出，我们希望从中产生4 GHz的时钟。一种方法是考虑20 MHz参考的200次谐波，但这样的分量非常小，容易产生极端噪声。相比之下，PLL提供了一个很好的解决方案。如图1.2（a）所示，

  使用包含4-GHz VCO的环路，但在反馈路径中插入“分频器”，如果环路被锁定，则PD输入端为恒定的相位差，从而PD输入端检测到相等的频率，即，$f_B=f_{REF}$，产生 $f_{out}=M{f}_B=M{f}_{REF}$，它还提供了一个可编程的输出频率：如果 $M$ 从 $200$ 到 $201$ ，$f_{out}$ 从 $4GHz$ 变为 $201\times 20MHz=4.02GHz$。

1.3动态行为

  该部分内容是描述PLL如何进行动态调节的，考虑PLL系统中相位或频率的阶跃，并分析PLL动态调整过程，

1.3.1频率阶跃响应过程

  首先考虑频率阶跃行为：如图 1.3（b）所示，在 $t=t_1$ 时，输入频率从 ${\omega }_1$ 跳到 ${\omega }_1+∆\omega$ 。LPF最初 $V_{cont}=V_1$， $ VCO $仍在 ${\omega }_1$ 下运行，输入和输出频率保持∆ω的差，随后它们的相位差增大。 $PD$ 产生的越来越宽的脉冲，$V_{cont}$ 逐渐升高，从而使 ${\omega }_{out}$ 升高。一直持续到 ${\omega }_{out}={\omega }_1+∆\omega$ ，此时环路再次锁定。锁定后，此时PD输出脉冲现在更宽，从而产生更大的控制电压。

  如果回路阻尼不足（不够稳定）， $V_{c}ont$ 可能会出现“振铃”现象。我们可以根据开环极点和零点以及相位裕度等参数来制定闭环响应。环路从 $t_1$ 到 $t_2$ 是解锁的，因为 ${\phi }_{out}-{\phi }_{in}$ 在这段时间内随时间变化。

1.3.2相位阶跃响应过程

  如图1.4所示，在 $t=t_1$ 时输入的上升沿发生相位阶跃，这意味着下一个输入边缘发生得比预期的更早或更晚。$V_{cont}$ 和输出相位都不能瞬间改变；因此，相位阶跃立即转化为相位误差，产生更宽的PD脉冲。 $V_{cont}$ 和 ${\omega }_{out}$ 的逐渐变化允许 $VCO$ 积累额外的相位，并最终赶上输入。这个过程一直持续到最终两个信号的边沿对齐，最终在 $t_2$ 时的 $Vcont$ 和 ${\phi }_{out}-{\phi }_{in}$与 $t_1$ 时相同。
  PLL对频率阶跃的响应表明，即使 ${\omega }_{out}$ 具有正确的值（与 $t=t_2$时的值相同），环路也不会在 $t=t_a$ 处稳定。这是因为相位误差（PD输出脉冲的宽度）还没有达到适当的值。只有当积分相关的 $∆{\phi }_1$ 和 ${\omega }_{out}$ 都稳定时，环路才稳定，即“相位采集”和“频率采集”都必须完成。

1.4传输函数

  主要关注，（1）如何解释和确定传递函数？（2）如何评估环路的稳定性？（3）环路滤波器表现出什么特性（4） 环路在时域中的表现如何。

1.4.1简单PLL的传输函数

传输函数

  下面的讨论中 $\omega$ 不是输入或 $VCO$ 频率，而是输入过量相位 ${\phi }_{in}(t)$的变化速率。

  首先对于PLL系统，我们主要针对“过量相位”进行建模，因此 $VCO$ 必须建模为一个积分器，因为 $PD$ 测量的是输出相位差，而 $VCO$ 将$V_{cont}$进行积分后才能得到相位量； $LPF$ 考虑为一阶环路滤波器，线性模型如图1.5所示

  因此，开环传输函数可以表示为 $H_{open}(s)=[K_{PD}/(1+s/{\omega }_{LPF})]K_{VCO}/s$，闭环传输函数可以写为

  从控制理论来看，将分母表示为 $s^2+2\zeta {\omega }_{n}s+{\omega }_n^2$ ,的形式，其中 $\zeta$ 和 ${\omega }_n$ 分别是“阻尼因子”和“固有频率”。因此可以得到

  图3.9的拓扑被称为 “I型”PLL，因为它的开环传递函数包含一个理想积分器（原点处的一个极点），由于该PLL系统为低通系统，所以如果 ${\omega }_m$ 变化缓慢， $|H|\approx 1$ ，PLL输出为 $V_{out}\approx V_{1}cos（{\omega }_{0}t+\alpha cos{\omega }_{m}t）$，表现出与输入相同的相位偏移。如果 ${\omega }_m$ 超过环路带宽，则输出相位波动较小。

波特图

  通过相关参数和波特图，可以更加直观的解释 $\zeta$ 对 ${\omega }_{LPF}$ 、 $K_{PD}$ 和 $K_{VCO}$ 的依赖，简单 $PLL$ 开环传输函数为 $H_{open}(s)=[K_{PD}/(1+s/{\omega }_{LPF})]K_{VCO}/s$，因此 $\omega <{\omega }_{LPF}$ 时，幅频特性以 $20dB/dec$ 的速率下降，当 $\omega >{\omega }_{LPF}$时，波特图以 $40dB/dec$ 的速率下降，由于原点处的极点，相位初始从 $90$ 开始，当 $\omega ={\omega }_{LPF}$ 时，相位达到 $135°$ ，相位裕度很小，波特图如图 1.6 所示。

   $\zeta$ 对 $K_{PD}$ 和 $K_{VCO}$的依赖性是直接的，增加 $K_{PD}$ 和 $K_{VCO}$ 只是将增益图向上移动，增加 ${\omega }_u$ ，但不会改变相位响应。因此，相位裕度减小。
   $LPF$ 抑制了 $PD$ 产生的高频分量。方程 (1.5) 表明，如果 ${\omega }_{LPF}$减少， $\zeta$ 会下降，如果降低 ${\omega }_{LPF}$可以以减弱 $PD$ 噪声注入，但不可避免地会降低稳定性。令 $|H_{open}(s)|=1$ 可以来计算单位增益带宽 ${\omega }_u$ ：

  解得

  在 ${\omega }_u$ 处开环相位可以表示为

  如果 ${\omega }_{LPF}$ 减少， ${\omega }_u$ 也减少，导致$ta{n}^{-1}$ 的自变量更大，因此相位裕度更小。

倍频

  对于添加倍频器的 $PLL$ ，其开环传输函数可以表示为 $H_{open}(s)=[K_{PD}/(1+s/{\omega }_{LPF})]K_{VCO}/s\ast (1/M)$，闭环传输函数可以表示为

  可以得到


  方程（1.10）表明，随着 $M$ 的增加，环路变得更加稳定。从波特图也可以看出，我们观察到分频器会削弱反馈，并且增加了相位裕度。这些趋势是 $I$ 型 $PLL$ （和运算放大器）的特性，与 $II$ 型回路的行为形成对比。

1.5简单PLL的缺点

  I型PLL面临三个权衡：$\zeta$ 和 ${\omega }_{LPF}$ 之间， $\zeta$ 和 $K_{PD}$ 之间，以及采集范围和 ${\omega }_{LPF}$ 之间。
  首先，如果减少 ${\omega }_{LPF}$ 来抑制 $V_{cont}$ 的干扰，则环路变得不那么稳定。其次，如果我们增加 $K_{PD}$ 以最小化静态相位误差，则环路变得不那么稳定。这两种趋势都严重限制了性能。

  如果 ${\omega }_{in}$ 和 ${\omega }_{in}$ 之间的初始差很大，那么由$(k{V}_0{V}_{1}cos({\omega }_{in}-{\omega }_{out})t)$给出的 $PD$ 输出在 $LPF$ 中经历显著衰减，无法以足够的强度调制 $VCO$ 。因此， ${\omega }_{in}$ 处的 $VCO$ 输出边带以及 $PD$ 输出中的直流分量太小，无法启动锁定捕获。这里的关键点是，如果选择一个小的 ${\omega }_{LPF}$ 来抑制对 $V_{cont}$ 的干扰，那么采集范围会按比例减小。在实践中，采集范围将非常窄，使得回路很容易因 $PVT$ 变化而失效。

2基于电荷泵的PLL（CPPLL）

2.1电荷泵

  参考：【模拟CMOS集成电路设计】电荷泵（Charge bump）设计与仿真（示例：栅极开关CP+轨到轨输入运放+基于运放CP）

2.2基本CPPLL

  图 2.1 是一个包含 $PFD/CP/电容器$ 级联的PLL，如果环路锁定，则有 $f_{out}=f_{in}$ ，并且 $V_{cont}$ 是一个有限的值。

  为了使 $V_{cont}$ 保持恒定，电荷泵必须不向 $C_1$ 注入净电荷，这要求 ${\phi }_{out}={\phi }_{in}$ 。换言之，无论 $f_{in}$ 、 $K_{VCO}$ 和 $I_P$ 等参数如何，环路锁定时“静态”相位误差为零。由于CP/电容器组合的积分作用，该特性与I型PLL的行为形成对比。

2.3 PFD/CP/电容器传递函数

2.3.1构建传递函数

  为了定量分析PLL系统，下面对PLL系统的传递函数进行分析，对于CP来说，由于输入量为相位，输出量为电压，且期间有大量开关电路，因此考虑开始在时域中进行分析，计算脉冲响应，并对结果进行拉普拉斯变换以获得传递函数(更准确的当成离散时间的非线性系统)。
并将 $I_P/(2\pi )$ 视为$PFD/CP级联$ 的传输函数

  可以构建线性相位模型，获得开环传递函数 $[I_p/(2\pi C_{1}s)](K_{V}CO/s)$ 。这种结构被称为“II型”PLL，因为开环传输函数中包含两个极点，最终得到闭环传输函数。

  该传输函数中包含两个虚数极点，暗示着一个不稳定的环路。（注意这里 $\zeta =0$ 。）这种情况是由两个理想积分器引起的。
  为了使该环路稳定，可以有两种方法：（a）使其中一个积分器“有损耗”，使其传递函数为 $1/(s+{\omega }_1)$ 形式。（b）添加开环零点，使一个积分器的传递函数变为 $\alpha +\beta /s=(\alpha s+\beta )/s$ 。我们在这里采用后者，将 $Res$ 与 $Cap$ 串联（图5.5），现在，当电荷泵接通或断开时，控制电压会跳变 $I_P{R}_1$ ，在没有零点的情况下，该现象不存在。

  如前所示， $PFD/CP$ 级联的传递函数为 $I_P/(2\pi )$ ，得到

  新的零点位于 $-1/(R_1{C}_1)$ 。使用这种结构，我们构建了图2.3所示的基本“电荷泵PLL”（CPPLL），并将$R_1{C}_1$分支称为“环路滤波器”。

  由于 $CP$ 和 $C_1$ 提供的积分器，静态相位误差仍然为零。闭环传递函数由下式给出

  得到

CPPLL总结：

  （2.4）中的闭环传递函数包含一个零点和两个极点，表现出低通响应。也就是说，缓慢的输入相位波动传播到输出，但快速的相位变化被过滤掉。此外，（2.6）表明 $\zeta$ 随着 $C_1$ 的增加而增加，与I型PLL相反。可以计算-3dB带宽并绘制系统的频率响应。图2.3的结构解决了I型PLL确定的所有三个缺点。
  在方程（2.5）和（2.6）中，I_P和K_VCO仅作为一个乘积出现，这表明如果它们朝相反的方向变化，响应保持不变。然而，如果 $K_{VCO}$ 较高或 $I_P$ 较低，则会出现许多问题。对于 ${\omega }_0$ 的VCO频率，我们将 $K_{VCO}$ 限制为小于 ${\omega }_0/10$。

2.3.2级联分频器

  结构如图2.4所示

  如果考虑分频器，开环传输函数为

  因此，必须增加 $R_1$ 、 $I_p$ 或 $C_1$，以补偿 $M$ 对 $\zeta$ 的影响。
  在实际的系统中，如果将 $M$ 设为可变的，一般电荷泵的电流也应该可变，配合使得阻尼因子相对稳定，保证环路稳定。

3高阶环路

  不只是三阶，还能更高阶。

3.1引入C2减小纹波（三阶）

  将电容器直接从控制线连接到地上。如图3.1所示，使初始电荷泵电流流过 $C_2$ ，从而降低 $V_{cont}$ 的跳变。

  将 $C_2$ 添加到滤波器中将环路的阶数提高到3，从而降低相位裕度。尽管如此，大至 $0.2C_1$ 的 $C_2$ 对环路稳定时间的影响可忽略不计。
  对于该环路的相位裕度可以进行评估，由于环路滤波器阻抗现在由 $C_{eq}=C_1{C}_2/(C_1+C_2)$ 给出，因此开环传输函数为：

  其中 $C_{eq}=C_1{C}_2/(C_1+C_2)$ 。通过，上式可以判断，该系统存在三个极点，其中 $|{\omega }_{p3}|=(R_1{C}_{eq}{)}^{-1}$ ，第三极点频率大于零点频率，波特图如图 6.4 所示。

  当 ${\omega }_{p3}={\omega }_u$ 时，相位裕度约为45◦。
  因此，通常将令 ${\omega }_{p3}>{\omega }_u$ ，以使相位裕度降低到可忽略的程度。在这种情况下， ${\omega }_u$ 本身也受到 ${\omega }_{p3}$ 的影响，可以忽略不计， $\zeta$ 仍由（2.6）定义。计算得到

  相位裕度退化的量等于$ta{n}^{-1}({\omega }_u/{\omega }_{p3})$。如果我们加上 $C_2\approx 0.2C_1$ ，相位裕度会降低 $ta{n}^{-1}(2.2/6)◦$ ，这个值很小，可忽略不计。

3.2环路滤波器增加串联电阻（二阶）

  另一种二阶滤波器拓扑如图3.3所示。在这种情况下， $R_1$ 两端的电压被允许跳跃，但随后的 $RC$ 级衰减了纹波。图 3.1 和 3.3 中的滤波器为给定的 $PM$ 劣化提供了大致相同的波纹。

4 CPPLL设计与仿真

  首先根据每个模块的功能对其进行 $Simulink$ 模型搭建，然后在 $Simulink$ 中进行系统参数优化，然后进行功能仿真。模型参数确定后，根据模型参数进行电路设计，最后再次仿真验证 $PLL$ 功能，此次设计仅仅是为了初步了解，因此并没有针对电路的性能进行电路优化，都是常规的电路结构。

4.1 Simulink建模设计与仿真

   $Simulink$ 的 $TOP$ 模型如图4.1所示。首先通过系统模型计算最优参数，获得系统的幅频响应、阶跃响应和波特图，模型参数确定后，带入 $CPPLL$ 的 $Simulink$ 模型中，分别对正弦波输出 $Sin\_Out$ 、控制信号 $Vcont$ 和分频信号 $Div\_OUT$进行观察。

  内部的模块由 $PFD$ 、 $CP$ 、 $VCO$ 和分频器构成，如图4.2所示。

4.1.1 使用matlab求解CPPLL系统参数

  通过 $matlab$ 建立 $CPPLL$ 的数学模型，通过确定 $K_{PD}$ 、 $K_{VCO}$ 和分频比 $M$ 之后，进行系统参数求解，确定 $CPPLL$ 的参数模型，然后获得其幅频响应、阶跃响应和波特图，分别如图4.2、图4.3和图4.4所示。

4.1.2使用simulink进行系统可行性仿真

  根据 $matlab$ 求解的系统参数，搭建 $Simulink$ 模型，然后进行可行性仿真。分别对分频器功能、控制电压 $Vcont$ 、 $VCO$ 建立过程波形和最终 $VCO$ 稳定输出的结果进行验证，如图4.5、图4.6、图4.6和图4.8所示。

4.2 实际电路设计与仿真

  系统参数确定后，或者说确定系统可行后，进行电路设计，此次基于 $TSMC18um$ 工艺进行电路设计，电路设计过程不再赘述，因为并没有针对性的优化只是验证一下 $simulink$ 的模型。

4.2.1 CPPLL电路

  电路采用了经典的CPPLL结构，其中 $VCO$ 采用的是互补耦合对的 $LC$ 振荡器、分频比128、电荷泵电流 $I_P=50uA$ 、电荷泵采用的基于运放的结构，可以参考：【模拟CMOS集成电路设计】电荷泵（Charge bump）设计与仿真（示例：栅极开关CP+轨到轨输入运放+基于运放CP）

4.2.2 CPPLL电路仿真

  瞬态仿真 $5us$ ，观察 $CPPLL$ 最终输出，波形如图4.10所示。

  将最终稳定的 $CPPLL$ 输出波形局部放大，如图4.11所示，为了方便观测输出频率，计算输出频率，结果如图 4.12 所示。

  下面是电荷泵输出 $V_{cont}$ 的瞬态波形，为了对比，同时将 $Simulink$ 仿真的波形一并展示，如图4.13和图4.14所示。


  通过 $V_{cont}$ 波形的对比可知，在 $Simulink$ 的仿真中也预测到了控制电压 $V_{cont}$ 的过冲，表现出了一致性。然后就是 $PFD$ 的逻辑信号，如图4.14所示。

  时间比较仓促，上述内容仅是个人学习过程的笔记，可能文章内存在一些疏漏，谅解~