İçeriğe atla

FinFET

Vikipedi, özgür ansiklopedi
FinFET'te kanal, pul yüzeyinden ince bir yüzgeç biçiminde yükselir; kapı bu yüzgeci üç yandan sarar.

FinFET (İngilizce: fin field-effect transistor, "yüzgeç biçimli alan etkili transistör"), kanalın pul yüzeyinden ince bir yüzgeç biçiminde yükseltildiği ve kapının bu yüzgeci üç yandan sardığı bir MOSFET türüdür. Kanalı birden çok yüzeyden saran kapı, kanal üzerindeki elektrostatik denetimi düzlemsel yapıya göre güçlendirir; bu da transistör küçüldükçe artan kısa kanal etkilerini ve sızıntı akımını sınırlar.[1]

FinFET, düzlemsel transistörün ölçekleme sınırına dayandığı noktada onun yerini almış ve 2012'den 2020'lerin başına dek ileri mantık süreçlerinin baskın yapısı olmuştur. Intel yapıyı 22 nanometrelik süreçte üç kapılı (tri-gate) adıyla yüksek hacimli üretime sokan ilk şirkettir.[2] Kendisi de sırası geldiğinde yerini, kapının kanalı dört yandan sardığı GAAFET yapısına bırakmıştır.[3]

Adlandırma

[değiştir | kaynağı değiştir]

Ad, kanalın pul yüzeyinden bir balık yüzgeci gibi yükselen biçiminden gelir ve yapıyı tanımlayan 2000 tarihli makaleyle yerleşmiştir.[1] Terim bir yapı adıdır, ticari bir süreç adı değildir; Intel aynı yapıyı kendi süreçlerinde üç kapılı transistör diye adlandırmıştır.[2]

Yapı kimi kaynaklarda çok kapılı aygıtların bir alt türü sayılır. Kapının kanalı kaç yandan sardığına göre iki kapılı, üç kapılı ve dört yandan saran düzenler ayrılır; FinFET üç yandan saran düzeni, GAAFET ise dört yandan saranı adlandırır.[4]

Yapı

[değiştir | kaynağı değiştir]
FinFET'te kapı yüzgeci üç yandan sarar (ortada). Ardılı GAAFET'te kanal üst üste dizili nanolevhalardan oluşur ve kapı her levhayı dört yandan sarar (altta).

FinFET'te kanal, pul yüzeyine dik duran ince ve uzun bir silisyum yüzgeçtir. Kapı yalıtkanı ile kapı metali bu yüzgecin iki yanını ve üstünü kaplar, böylece kapı kanalı üç yandan sarar. Akım yüzgecin uzunluğu boyunca akar; iletime katılan genişlik, yüzgecin iki yan yüzeyi ile üst yüzeyinin toplamıdır.[1]

Bu düzenin düzlemsel yapıya üstünlüğü elektrostatiktedir. Kapı kanalı ne kadar çok yandan sararsa savak geriliminin kanal üzerindeki etkisi o kadar zayıflar; transistör kapalı durumda daha iyi kapanır ve aynı sızıntı düzeyi daha kısa bir kanalla korunabilir. Düzlemsel transistörde kapı kanala yalnızca üstten baktığı için bu denetim, kanal kısaldıkça hızla yitirilir.[1][5]

Yapının tasarım açısından belirleyici özelliği, kanal genişliğinin kesikli olmasıdır. Yüzgecin yüksekliği süreçte sabit olduğundan bir transistörün sürebileceği akım, kullanılan yüzgeç sayısıyla belirlenir. Tasarımcı akımı ancak yüzgeç ekleyip çıkararak ayarlayabilir; ara değerler seçilemez. Bu kısıt, sonraki kuşakta GAAFET'e geçişin başlıca gerekçelerinden biri olmuştur.[3][5]

Çalışma ilkesi

[değiştir | kaynağı değiştir]

Bir MOSFET'te akımı taşıyan kanal, kapı gerilimi eşik değerini aştığında yarı iletken yüzeyde oluşur. FinFET bu ilkeyi değiştirmez. Değiştirdiği şey gövdenin kalınlığıdır: yüzgeç yeterince inceyse kapı gövdenin bütününe egemen olur ve yüzgecin içinde kapının erişemediği bir bölge kalmaz. Düzlemsel aygıtta savak, kanalın altındaki gövdeden geçerek kaynak yakınındaki engeli aşağı çekebilir; gövdenin tümü kapının denetimindeyken bu etki büyük ölçüde ortadan kalkar.[6]

Yüzgeç yüksekliği

[değiştir | kaynağı değiştir]

Düzlemsel transistörde sürme akımı, aygıtın pul üzerinde kapladığı genişlikle doğru orantılıdır. FinFET'te bu bağ gevşer, çünkü akım yüzgecin dik yüzeyleri boyunca da akar. Ayak izi değişmeden yüzgeç yükseltildiğinde iletime katılan genişlik büyür; aygıtın pul üzerinde kapladığı alan aynı kalırken sürebildiği akım artar. Yapının yoğunluk üstünlüğü doğrudan buradan gelir.[6]

Yüksekliği artırmanın bedeli de vardır. Yüzgeç yükseldikçe kapı ile altındaki yalıtım arasında kalan yüzey büyür ve anahtarlama sırasında sürülmesi gereken asalak sığa artar; ince ve yüksek bir yüzgecin düzgün oyulması da güçleşir. Bu yüzden yükseklik kuşaklar arasında ölçülü artırılmış, yoğunluk kazancı asıl olarak yüzgeçlerin birbirine yaklaştırılmasıyla sağlanmıştır.[7][5]

Eşiğin belirlenmesi

[değiştir | kaynağı değiştir]

Düzlemsel MOSFET'te eşik gerilimi büyük ölçüde kanalın altındaki katkılama yoğunluğuyla ayarlanır. İnce bir yüzgeçte kanalı katkılamak hem gereksizdir hem de zarar verir, çünkü elektrostatik denetimi kapı zaten sağlamaktadır ve katkı atomları taşıyıcıları saçarak hareketliliği düşürür. Bu yüzden yüzgeç katkısız ya da çok az katkılı bırakılır, eşik gerilimi ise kapı metalinin iş fonksiyonu seçilerek ayarlanır. Aynı süreçte birden çok eşik geriliminin sunulması da farklı metal yığınlarının kullanılmasıyla sağlanır.[6][8]

Bunun bir yan sonucu, değişkenliğin kaynağının yer değiştirmesidir. Küçük düzlemsel aygıtlarda eşik geriliminin aygıttan aygıta saçılması, kanal altındaki az sayıda katkı atomunun rastgele dağılmasından ileri geliyordu. Katkısız yüzgeçte bu kaynak büyük ölçüde ortadan kalkar; yerini kapı metalinin tanecikli yapısından gelen iş fonksiyonu saçılması alır.[9]

Eşik altı davranış

[değiştir | kaynağı değiştir]

Kapı denetiminin güçlenmesi en açık biçimde eşik altı bölgede ölçülür. Transistörü kapatmak için gereken kapı gerilimi değişimi azalır ve savak geriliminin eşik üzerindeki etkisi zayıflar. Bunun tasarımdaki karşılığı bir seçenektir; aygıt ya aynı kaçak akım düzeyinde daha kısa bir kapıyla, ya da aynı kapı uzunluğunda daha düşük kaçak akımla çalıştırılabilir. Düzlemsel yapının 20 nanometrenin altında sürdürülememesinin nedeni tam olarak bu payın tükenmiş olmasıdır.[6][1][5]

Tarihçe

[değiştir | kaynağı değiştir]

Kanalı yüzeyden yükseltip kapıyla birden çok yandan sarma düşüncesi Berkeley çalışmalarından önceye uzanır. 1989'da Hitachi'de geliştirilen ve tümüyle boşaltılmış ince gövdeli bir yalıtkan üzeri silisyum aygıtı olan DELTA, dikey duran ince bir silisyum şeridin iki yanının kapıyla kaplandığı ilk örnektir. Yapı, kısa kanal etkilerinin gövdeyi inceltip kapıyı iki yana taşıyarak bastırılabileceğini göstermiş, ama o gün için üretilebilir bir seçenek sayılmamıştır.[10]

Bugünkü FinFET'in doğrudan atası 1990'ların sonundaki Berkeley çalışmalarıdır. 1998'de kanalın katlanarak yüzeyden yükseltildiği bir MOSFET bildirilmiş, yapı derin alt-onda-bir mikron çağı için bir seçenek olarak sunulmuştur.[11] 1999'da 50 nanometrenin altında bir p kanallı örnek gösterilmiş,[12] 2000'de ise yapı "FinFET" adıyla, 20 nanometreye kadar ölçeklenebilen öz hizalı çift kapılı bir MOSFET olarak tanımlanmıştır.[1]

Araştırmadan üretime geçiş on yıldan uzun sürmüştür. Intel 2011'de üç kapılı transistörü duyurmuş, 2012'de 22 nanometrelik süreçte seri üretime almış ve bunu ilk yüksek hacimli üç boyutlu transistör üretimi olarak tanıtmıştır.[2][8] Döküm sektörü yapıya bir kuşak sonra, 16/14 nanometre sınıfında geçmiştir.[13][14]

Üretim

[değiştir | kaynağı değiştir]

Yüzgeçler, pul üzerinde çok adımlı desenlemeyle oluşturulur. Kullanılan litografinin dalga boyu istenen aralıktan büyük olduğundan yüzgeç dizisi tek pozlamayla basılamaz; ara parçayla tanımlanan çift ya da dörtlü desenleme ile önce bir yardımcı desen çizilir, sonra onun kenarları yüzgeçlerin yerini belirler.[15][16]

Yapı, kapı yığınında yüksek geçirgenlikli yalıtkan ile metal kapı kullanır. Kanal tarafında ise başarım, gerilme uygulanarak yükseltilir: n ve p kanallarına ayrı ayrı uygulanan gerilme taşıyıcı hareketliliğini artırır ve sürme akımını yükseltir.[8][17]

Kuşaklar ilerledikçe iyileştirme, yüzgecin kendisinin biçimlendirilmesinde toplanmıştır. Yüzgeçler daha ince, daha yüksek ve birbirine daha yakın yapılmış; aralarındaki mesafenin küçültülmesi kuşak başına yoğunluk artışının başlıca kaynağı olmuştur.[7]

Yığın altlık ve yalıtkan üzeri silisyum

[değiştir | kaynağı değiştir]

Yüzgeç iki ayrı pul türü üzerinde oluşturulabilir. Yalıtkan üzeri silisyum pullarda yüzgeç, gömülü oksidin üstündeki ince silisyum katmandan çıkarılır; oksit yüzgecin tabanını elektriksel olarak yalıttığı için kapının altından geçen bir kaçak yolu kalmaz ve yüzgeç yüksekliği katman kalınlığıyla belirlendiğinden pul boyunca düzgün olur. Yığın pullarda ise yüzgeç doğrudan altlığın kendisinden oyularak çıkarılır ve tabanı altlığa bağlı kalır; kapının erişemediği bu taban bir kaçak yolu oluşturur ve yüzgecin altına yapılan yoğun katkılamayla kapatılır. Yüzgeç yüksekliği burada, çevredeki yalıtım oksidinin ne kadar geri çekildiğiyle belirlenir.[18]

Yüksek hacimli üretimde yığın pul tercih edilmiştir. Pul daha ucuzdur, mevcut süreç akışına daha yakındır ve yüzgeçte üretilen ısıyı altlığa iletecek bir yol bırakır. Intel 22 nanometrelik sürecinde yapıyı yığın pul üzerinde üretmiş, kapının yüzgeci tümüyle denetlemesini yüzgeci yeterince inceltip katkısız bırakarak sağlamıştır.[8][18]

Kuşaklara göre kullanım

[değiştir | kaynağı değiştir]

FinFET, 22 nanometreden 3 nanometreye kadar uzanan bir dizi kuşakta kullanılmıştır. Üreticiler her kuşakta yapıyı korumuş, kazancı boyut küçültme ve malzeme iyileştirmeleriyle sağlamıştır.

FinFET yapısının kuşaklara göre kullanımı
KuşakÜretici ve süreçNot
22 nmIntel 22 nmilk yüksek hacimli üretim, 2012
14/16 nmIntel 14 nm; TSMC 16FF; Samsung 14LPEdöküm sektörünün ilk FinFET kuşağı
10 nmIntel 10 nm; TSMC N10; Samsung 10LPEFinFET sürüyor
7 nmTSMC N7; Samsung 7LPPSRAM hücresi 0,027 µm²
5 nmTSMC N5SRAM hücresi 0,021 µm²
3 nmTSMC N3TSMC'nin son FinFET kuşağı
2 nmkullanılmadıTSMC nanolevhaya geçti

Kuşak adının hangi yapıya karşılık geldiği üreticiden üreticiye değişir. Samsung 3 nanometrelik süreçte GAAFET'e geçmişken, TSMC aynı sayıyı taşıyan kendi sürecini FinFET olarak üretmiş ve nanolevhaya ancak 2 nanometrede geçmiştir.[19][20]

Kuşağın SRAM hücre alanları, yapının ne kadar ölçeklendiğini gösteren yayımlanmış ölçülerdendir: 7 nanometre sınıfında 0,027 µm², 5 nanometre sınıfında 0,021 µm².[21][22]

Devre tasarımına etkileri

[değiştir | kaynağı değiştir]

Yapı değişikliği tasarım tarafında da karşılık bulmuştur. Düzlemsel süreçlerde bir transistörün sürme gücü, kanal genişliği sürekli bir değişken gibi seçilerek ayarlanıyordu. FinFET'te bu serbestlik yoktur; genişlik yüzgeç sayısıyla basamaklandığından devre tasarımcısı ancak tam sayı katlarında güç seçebilir. Kapı boyutlandırmaya dayanan geleneksel eniyileme yöntemleri bu nedenle yeniden kurulmuş, boyutlandırma bir tam sayı seçme sorununa dönüşmüştür.[23][24]

Standart hücre kitaplıklarının ölçüsü de yüzgeç sayısına bağlanmıştır. Bir hücrenin yüksekliği, içine kaç yüzgeç ile kaç metal hat sığdığıyla anılır; kuşak ilerledikçe bu sayı azaltılarak alan kazanılır. Hücre başına düşen yüzgeç sayısının düşürülmesi sürme gücünden ödün verip yoğunluk ve güç kazandıran bilinçli bir seçimdir ve ileri kuşaklarda yaygın olarak uygulanmıştır.[25]

Analog ve karma sinyalli tasarımda basamaklı genişlik bir kısıt, katkısız kanal ise bir kolaylıktır. Aygıtlar arasındaki eşleşme, eşik geriliminin katkı atomlarının rastgele dağılımına bağlı olmaktan çıktığı ölçüde iyileşir; buna karşılık geniş bir aygıtı istenen orana göre boyutlandırma serbestliği yitirilir ve akım aynaları gibi oran tutturmaya dayanan yapılar yüzgeç sayılarıyla kurulmak zorunda kalır.[23][9]

Kendinden ısınma

[değiştir | kaynağı değiştir]

İnce ve yüksek bir yüzgeç, elektriksel bakımdan kazandırdığını ısıl bakımdan geri verir. Kanalda üretilen ısının dışarı çıkacağı kesit dardır ve yüzgecin yanları yalıtkanla çevrilidir; silisyumun ısıl iletkenliği de bu boyutlarda toplu malzemedeki değerinin altına düşer. Aygıt bu yüzden çalışırken çevresine göre belirgin biçimde ısınır. Etki, yüzgecin tabanının gömülü oksitle yalıtıldığı yalıtkan üzeri silisyum sürümlerinde daha güçlüdür.[26]

Sıcaklık artışının iki sonucu vardır. Taşıyıcı hareketliliği sıcaklıkla düştüğü için aygıtın sürme akımı, soğuk ölçümde beklenenin altında kalır; ayrıca yaşlanma olayları hızlanır ve üstteki metal hatların güvenilirliği etkilenir. Bu nedenle ileri süreçlerde ısıl davranış, elektriksel başarım kadar tasarım kısıtı sayılmış ve devre benzetiminde ayrıca modellenmiştir.[27]

Modelleme

[değiştir | kaynağı değiştir]

Devre tasarımının aygıtı tanıyabilmesi için ölçülen davranışı denklemlerle veren bir tıkız modele gerek duyulur. Çok kapılı yapılar için sanayi ortak modeli olarak BSIM-CMG benimsenmiştir. Model yüzey gerilimini temel alır, yüzgecin elektrostatiğini ve kısa kanal etkilerini içerir ve sonraki kuşakta kapının kanalı dört yandan sardığı yapılara da genişletilmiştir.[28]

Mantık dışındaki kullanımı

[değiştir | kaynağı değiştir]

Yapı yalnızca sayısal mantık için üretilmemiştir. Aynı yüzgeç düzeni, yüksek sıklıklı devrelerin gerektirdiği kazanç ve gürültü ölçütlerini karşılayacak biçimde uyarlanmış; Intel 22 nanometrelik bir FinFET sürecini radyo sıklığı ve milimetre dalga ürünleri için ayrı bir seçenek olarak sunmuştur. Bu sürümlerde kapı yığını ve kaynak ile savak düzeni, sayısal sürümdekinden başka ölçütlere göre ayarlanır.[29]

Belleklerde ise yapının kendisi değil, altında yatan düşünce kullanılmıştır. DRAM erişim transistörlerinde kanal, kapının onu birden çok yandan sardığı bir biçimde oyulur; amaç yine kısa kanalda kapı denetimini korumak ve kapalı transistörün sızdırdığı akımı düşürmektir. Sızıntının doğrudan veri saklama süresini belirlediği bir hücrede bu kazanç, mantık devrelerindekinden de belirleyicidir.[30]

Sınırlar ve ardılı

[değiştir | kaynağı değiştir]

Yapının ölçeklenmesi yüzgeç aralığının küçültülmesine bağlıydı ve bu yol 2010'ların sonunda tükenmiştir. Yüzgeçler birbirine yaklaştıkça hem desenleme güçleşmiş hem de yüzgeç başına düşen sürme akımından elde edilebilecek kazanç azalmıştır. Kanal genişliğinin yalnızca kesikli basamaklarla seçilebilmesi de tasarım esnekliğini sınırlamıştır.[7][5]

Ölçeklemeyi durduran yalnızca desenleme güçlüğü olmamıştır. Yüzgeçler birbirine ve kapıya yaklaştıkça aygıtın kendi asalak öğeleri baskın duruma gelmiştir. Kapı ile kaynak ve savak arasındaki sığa, kapı aralığı küçüldükçe artar ve anahtarlama sırasında sürülmesi gereken yükün büyük bölümünü oluşturur. Kaynak ile savağın kendi direnci de aynı yönde çalışır; iletim için ayrılan kesit daraldığından, kanalın verdiği kazanç uçlardaki direncin içinde erir. Bu iki öğe, kuşak başına elde edilen hız kazancının yüzgecin kendisinden değil ancak temas ve epitaksiyel katman iyileştirmelerinden gelmesine yol açmıştır.[7][17]

Bu nedenle ileri mantık süreçlerinde yapının yerini, kapının kanalı dört yandan sardığı ve kanalın üst üste dizili ince levhalardan oluştuğu GAAFET almıştır. Samsung yapıya 2022'de 3 nanometrelik süreçte, TSMC ise 2025'te 2 nanometrelik süreçte geçmiştir.[3][20][31]

FinFET yine de emekliye ayrılmamıştır. Yapı, en ileri kuşakların dışında kalan geniş bir ürün alanında üretilmeyi sürdürür; Intel 2024'te FinFET tabanlı bir platform teknolojisini yüksek başarımlı hesaplama ve yonga üzeri sistem ürünleri için sunmuştur.[32]

Ayrıca bakınız

[değiştir | kaynağı değiştir]

Kaynakça

[değiştir | kaynağı değiştir]
  1. 1 2 3 4 5 6 Hisamoto, Digh; Lee, Wen-Chin; Kedzierski, Jakub (2000). "FinFET-a self-aligned double-gate MOSFET scalable to 20 nm". IEEE Transactions on Electron Devices. 47 (12). ss. 2320-2325. doi:10.1109/16.887014.
  2. 1 2 3 "Intel Reinvents Transistors Using New 3-D Structure" (İngilizce). Intel. 4 Mayıs 2011. 7 Eylül 2026 tarihinde kaynağından arşivlendi. Erişim tarihi: 7 Eylül 2026.
  3. 1 2 3 Loubet, Nicolas; Hook, Terence; Montanini, Pietro (2017). Stacked nanosheet gate-all-around transistor to enable scaling beyond FinFET. Symposium on VLSI Technology. ss. T230-T231. doi:10.23919/VLSIT.2017.7998183.
  4. ↑ Wong, Hei; Kakushima, Kuniyuki (2022). "On the Vertically Stacked Gate-All-Around Nanosheet and Nanowire Transistor Scaling beyond the 5 nm Technology Node". Nanomaterials. 12 (10). s. 1739. doi:10.3390/nano12101739.
  5. 1 2 3 4 5 Guillorn, Michael; Loubet, Nicolas; Yeung, Chun Wing (2016). Density scaling beyond the FinFET: Architecture considerations for gate-all-around CMOS. 74th Annual Device Research Conference. doi:10.1109/DRC.2016.7548399.
  6. 1 2 3 4 Colinge, Jean-Pierre (2004). "Multiple-gate SOI MOSFETs". Solid-State Electronics. 48 (6): 897-905. doi:10.1016/j.sse.2003.12.020.
  7. 1 2 3 4 Mocuta, A.; Weckx, P.; Demuynck, S. (2018). Enabling CMOS Scaling Towards 3nm and Beyond. 2018 IEEE Symposium on VLSI Technology. ss. 147-148. doi:10.1109/vlsit.2018.8510683.
  8. 1 2 3 4 Auth, C.; Allen, C.; Blattner, A. (2012). A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors. 2012 Symposium on VLSI Technology (VLSIT). ss. 131-132. doi:10.1109/VLSIT.2012.6242496.
  9. 1 2 Sung, Pei-Jung; Chuang, Ming-Yi; Li, Yiming (2019). Variability of Threshold Voltage Induced by Work-Function Fluctuation and Random Dopant in Bulk FinFET and Nanosheet Devices. 2019 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD). ss. 1-4. doi:10.1109/sispad.2019.8870426.
  10. ↑ Hisamoto, Digh; Kaga, Toru; Kawamoto, Yoshifumi (1990). "A fully depleted lean-channel transistor (DELTA)-a novel vertical ultrathin SOI MOSFET". IEEE Electron Device Letters. 11 (1): 36-38. doi:10.1109/55.46923.
  11. ↑ Hisamoto, D.; Lee, Wen-Chin; Kedzierski, J. (1998). A folded-channel MOSFET for deep-sub-tenth micron era. International Electron Devices Meeting (IEDM). ss. 1032-1034. doi:10.1109/IEDM.1998.746531.
  12. ↑ Huang, Xuejue; Lee, Wen-Chin; Kuo, Charles (1999). Sub 50-nm FinFET: PMOS. International Electron Devices Meeting (IEDM). ss. 67-70. doi:10.1109/IEDM.1999.823848.
  13. ↑ Wu, Shien-Yang; Lin, C. Y.; Chiang, M. C. (2013). A 16nm FinFET CMOS technology for mobile SoC and computing applications. 2013 IEEE International Electron Devices Meeting (IEDM). ss. 9.1.1-9.1.4. doi:10.1109/IEDM.2013.6724591.
  14. ↑ "Samsung Announces Mass Production of Industry's First 14nm FinFET Mobile Application Processor" (İngilizce). Samsung. 16 Şubat 2015. Erişim tarihi: 7 Eylül 2026.
  15. ↑ Kim, Ryoung-Han; Koay, Chiew-seng; Burns, Sean D. (2011). Spacer-defined double patterning for 20nm and beyond logic BEOL technology. SPIE Advanced Lithography. 7973. ss. 79730N. doi:10.1117/12.881701.
  16. ↑ Natarajan, S.; Agostinelli, M.; Akbar, S. (2014). A 14nm logic technology featuring 2nd-generation FinFET, air-gapped interconnects, self-aligned double patterning and a 0.0588 um2 SRAM cell size. 2014 IEEE International Electron Devices Meeting (IEDM). ss. 3.7.1-3.7.3. doi:10.1109/IEDM.2014.7046976.
  17. 1 2 Xie, R.; Montanini, P.; Akarvardar, K. (2016). A 7nm FinFET technology featuring EUV patterning and dual strained high mobility channels. 2016 IEEE International Electron Devices Meeting (IEDM). ss. 2.7.1-2.7.4. doi:10.1109/IEDM.2016.7838334.
  18. 1 2 Poljak, Mirko; Jovanović, Vladimir; Suligoj, Tomislav (2009). "Improving bulk FinFET DC performance in comparison to SOI FinFET". Microelectronic Engineering. 86 (10): 2078-2085. doi:10.1016/j.mee.2009.01.066.
  19. ↑ Wu, Shien-Yang; Chang, C. H.; Chiang, M. C. (2022). A 3nm CMOS FinFlex Platform Technology with Enhanced Power Efficiency and Performance for Mobile SoC and High Performance Computing Applications. 2022 International Electron Devices Meeting (IEDM). ss. 27.5.1-27.5.4. doi:10.1109/iedm45625.2022.10019498.
  20. 1 2 Jeong, Jaehun; Lee, Sang Hyeon; Masuoka, Sada-Aki (2023). World's First GAA 3nm Foundry Platform Technology (SF3) with Novel Multi-Bridge-Channel-FET (MBCFET) Process. 2023 IEEE Symposium on VLSI Technology and Circuits. ss. 1-2. doi:10.23919/vlsitechnologyandcir57934.2023.10185353.
  21. ↑ Wu, Shien-Yang; Lin, C. Y.; Chiang, M. C. (2016). A 7nm CMOS platform technology featuring 4th generation FinFET transistors with a 0.027um2 high density 6-T SRAM cell for mobile SoC applications. 2016 IEEE International Electron Devices Meeting (IEDM). ss. 2.6.1-2.6.4. doi:10.1109/IEDM.2016.7838333.
  22. ↑ Yeap, Geoffrey; Lin, S. S.; Chen, Y. M. (2019). 5nm CMOS Production Technology Platform featuring full-fledged EUV, and High Mobility Channel FinFETs with densest 0.021um2 SRAM cells for Mobile SoC and High Performance Computing Applications. 2019 IEEE International Electron Devices Meeting (IEDM). ss. 36.7.1-36.7.4. doi:10.1109/IEDM19573.2019.8993577.
  23. 1 2 Gu, Jie; Keane, John; Sapatnekar, Sachin (2006). Width Quantization Aware FinFET Circuit Design. IEEE Custom Integrated Circuits Conference. ss. 337-340. doi:10.1109/cicc.2006.320916.
  24. ↑ Aller, I.; Clabes, J. (2004). The double-gate FinFET: device and impact on IC design automation. 2004 International Conference on Integrated Circuit Design and Technology. ss. 135-141. doi:10.1109/icicdt.2004.1309928.
  25. ↑ Wang, Chieh-Yang; Hsu, Chun-Hao; Kao, Ya-Chieh (2021). Six-track Standard Cell Libraries with Fin Depopulation, Contact over Active Gate, and Buried Power Rail. 2021 22nd International Symposium on Quality Electronic Design (ISQED). ss. 361-366. doi:10.1109/isqed51717.2021.9424315.
  26. ↑ Pop, Eric; Dutton, Robert W.; Goodson, Kenneth E. (2003). Thermal analysis of ultra-thin body device scaling. IEEE International Electron Devices Meeting (IEDM). ss. 36.6.1-36.6.4. doi:10.1109/iedm.2003.1269420.
  27. ↑ Chang, S.-C.; Liu, X.; Lin, S.-C. (2015). Thermal behavior of self-heating effect in FinFET devices acting on back-end interconnects. 2015 IEEE International Reliability Physics Symposium (IRPS). ss. 2F.6.1-2F.6.5. doi:10.1109/irps.2015.7112696.
  28. ↑ Duarte, Juan Pablo; Khandelwal, Sourabh; Medury, Aditya (2015). BSIM-CMG: Standard FinFET compact model for advanced circuit design. ESSCIRC Conference 2015 - 41st European Solid-State Circuits Conference. ss. 196-201. doi:10.1109/esscirc.2015.7313862.
  29. ↑ Lee, Hsu-Jen; Rami, Sanaz; Ravikumar, Siva (2018). Intel 22nm FinFET (22FFL) Process Technology for RF and mm Wave Applications and Circuit Design Optimization for FinFET Technology. 2018 IEEE International Electron Devices Meeting (IEDM). ss. 14.1.1-14.1.4. doi:10.1109/iedm.2018.8614490.
  30. ↑ Oh, Chang Woo; Lee, Seung Hwan; Kim, Jae Hoon (2021). Dielectric Confinement Impact on Electrical Performance of Highly Scaled Saddle-Fin Cell Transistor. 2021 IEEE International Electron Devices Meeting (IEDM). ss. 10.4.1-10.4.4. doi:10.1109/iedm19574.2021.9720603.
  31. ↑ "2nm Technology" (İngilizce). TSMC. 29 Temmuz 2026 tarihinde kaynağından arşivlendi. Erişim tarihi: 7 Eylül 2026.
  32. ↑ Hafez, W.; Abanulo, D.; Abdelkader, M. (2024). An Intel 3 Advanced FinFET Platform Technology for High Performance Computing and SOC Product Applications. 2024 IEEE Symposium on VLSI Technology and Circuits. ss. 1-2. doi:10.1109/vlsitechnologyandcir46783.2024.10631513.
"https://tr.wikipedia.org/w/index.php?title=FinFET&oldid=37927176" sayfasından alınmıştır